??? 摘? 要： 基于N阱 0.6μm DPDM CMOS工藝，完成了高階∑△ADC中第一級積分器的設計。分析了開關電容" title="開關電容">開關電容積分器的非理想特性，同時設計了一個對寄生電容" title="寄生電容">寄生電容不敏感的同相開關電容（SC）積分器，并特別采用旁路電容" title="旁路電容">旁路電容減小溝道電荷注入引起的諧波失真和噪聲。在cadence下的電路仿真表明，積分器具有-104.9dB等效輸入噪聲；利用MATLAB進行系統仿真，∑△ADC的信號噪聲畸變比（SNDR）達到100.5dB，滿足系統16bit的要求。?

??? 關鍵詞： 開關電容；積分器；電荷注入；共模" title="共模">共模反饋?

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??? 在現代信號處理中，由于CMOS工藝中的電阻和電容的絕對容差大及面積上的約束，不能滿足大多數信號連續處理的要求。開關電容積分器利用周期性的翻轉電容形成等效電阻，實現了模擬信號的離散處理。而開關電容電路具有準確的頻率相應、良好的電壓線性度和溫度特性等特點，并易于與CMOS工藝兼容，因此，∑△ADC中的調制器主要使用開關電容電路來實現。因為調制器的性能決定了ADC的轉換精度，作為調制器中的基本模塊，積分器的設計更是至關重要。?

??? 本文基于N阱0.6DPDM CMOS工藝，完成了五階∑△ADC中第一級積分器的設計，電路采用對寄生電容不敏感的同相開關電容（SC）積分器結構，并使用兩相非重疊時鐘和旁路電容減小電荷注入引入的諧波失真和噪聲。而積分器中所使用的折疊式共源共柵放大器減小了積分器的非理想特性。經過仿真驗證，積分器具有-104.9dB的等效輸入噪聲，∑△ADC的SNDR達到100.5dB，滿足系統16bit精度的要求。?

1 開關電容積分器?

1.1 開關電容積分器的基本原理?

??? 現在廣泛使用的積分器為同相積分器和反相積分器，其結構如圖1所示。其中Cs為采樣電容；Cf為積分電容；Ф1和Ф2為兩相非重疊時鐘，括號外為同相積分器電路時鐘，括號內為反相積分器電路時鐘。根據積分器和離散信號的工作原理，同相積分器的傳輸函數為：?

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其中，ω為信號角頻率；一個離散信號延時z^-1對應一個時鐘周期T，每個時鐘周期分為采樣相位和積分相位。式(1)中的第一部分為理想積分器的表達式，第二部分為幅度誤差，第三部分為相位誤差。信號的頻率越高，積分器的誤差越大，因此時鐘頻率應取較大值，從而減小信號頻率對誤差的影響（后面的所有推導都是基于同相積分器進行）。?

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1.2 開關電容積分器的非理想特性?

??? 積分器的非理想特性包括時鐘饋通、運算放大器的有限查摸增益、有限單位增益帶寬以及擺率，而時鐘跳變也會對積分器性能產生影響，具體分析可參考相關資料^[2]。?

??? 考慮運放" title="運放">運放的有限增益后，積分器中運放的輸入端不再虛短，這時運放的寄生電容也必須加以考慮，這會帶來積分器的電荷泄漏（charge leakage），即采樣電容上的電荷在電荷轉移周期內并沒有完全轉移到積分電容上，而是泄漏到一些寄生電容里。設運放的有限增益為A，運放的寄生電容為Cp，采用如圖2所示的等效模型進行分析。根據電荷守恒原理，可得：?

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??? 積分器傳遞函數的極點誤差為（1－r₁），增益誤差為（1－r₂）。極點誤差可使積分器極點偏離單位圓，引起調制器傳輸函數的改變，并產生電荷泄露而引入靜態誤差，從而增加調制器噪聲水平。開關電容積分器的建立過程也并不像理想轉換過程那樣完美，運放的有限帶寬會讓積分器轉換過程在有限時間內產生動態誤差。假設運放的有限帶寬為B，則傳輸函數可寫為：?

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其中，ε=e^-πBTS，T為時鐘周期^[1]。從上式可知，運放帶寬越大引入的誤差就越小。在通常情況下，開關電容積分器中運放的單位增益帶寬應至少大于采樣頻率的10倍^[2]。運放的擺率同樣重要，當積分電容上的電荷變化引起運放的輸出電壓變化時，有限擺率會產生影響。為了避免這個影響，必須滿足Vo/SR[3]。?

??? 開關電容電路中的開關為MOS開關，其存在著“溝道電荷注入”現象和時鐘饋通效應，并具有有限的導通電阻和漏電流。目前普遍采用CMOS開關和全差分電路及兩相非重疊時鐘技術來減小這些非理想特性的影響^[1]。?

2 電路實現?

2.1 運放的設計?

??? 由前面的分析可知，為了使積分器完全建立，并提高∑△調制器的過采樣率，速度是運放主要考慮的因素。折疊式共源共柵能提供中等程度的增益，同時，它具有較大的帶寬和共模輸出范圍，故被廣泛應用于開關電容積分器的設計中。本文所設計的運放電路結構如圖3所示。?

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??? 折疊式共源共柵的增益由式(4)決定：?

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??? 由于在∑△調制器中，第一級積分器的噪聲不能被整形，故需減小其輸出噪聲。所以，本文采用噪聲較小的PMOS作為輸入差分對，而靠近電源和地的四個MOS管取較大的柵長，在此取3μm。?

??? 全差分運放需要共模負反饋網絡來穩定輸出共模電壓。開關電容共模反饋使用電容和兩相非重疊時鐘實現了共模反饋的功能，并不消耗額外的功耗。CMFB通過非重疊時鐘對開關電容進行不斷的刷新來穩定共模輸出電壓。圖3（b）為開關電容共模反饋結構，其中C1+和C1-檢測共模電壓，C2+和C2-將檢測到的電壓與運放輸出電壓比較，然后根據比較結果反饋一個共模輸出電壓：?

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??? V_cmfb調整運放偏置電流源。C1和C2的比值決定在周期之間步長的幅度，它會導致不同的收斂速度，比值越大收斂越快。然而，C1的增大會降低放大器的頻率特性，而太小的C1則增加了積分器的穩定時間，也會增大輸出共模電壓的誤差^[4]?；谝陨峡紤]，C1＝100fF，C2＝600fF。?

2.2 積分器的設計?

??? 根據前面的理論分析，為了減小溝道電荷注入等非理想效應引起的誤差和噪聲，開關電容積分器采用了對寄生電容不敏感的全差分同相積分器和“下極板采樣”技術，其電路結構如圖4所示，圖中Ф1a和Ф2a分別是Ф1和Ф2的延時相時鐘。?

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??? 在一階近似中，當Ф2關斷時，其源端和漏端總是接地，所以，其注入和吸收的電荷為常數，與Vi無關，而僅引入失調電壓，并可通過全差分電路來消除。但是，在二階近似中，當Ф1導通時，使Ф2吸收的總溝道電荷獨立于信號，而當其斷開時注入的電荷卻由開關兩邊的阻抗決定。因為CMOS傳輸門的阻抗和輸入信號有關，故Ф2的注入電荷與信號相關，從而引入了諧波失真。因此，可在采樣電容的左端和共模電平之間連接一個旁路電容C1。如果CMOS傳輸門和旁路電容的RC常數大于關斷Ф1時鐘的下降時間，則當Ф1斷開時所看到的阻抗由旁路電容決定，由于旁路電容的阻抗不變，故消除了失真。C1的電荷注入會被和其并聯的開關消除。為了協調系統的工作和控制，利用M1作為Reset開關。?

??? 采樣電容和積分電容主要由積分器的噪聲大小來決定，積分器理想輸入熱噪聲為：S_N＝4KT/C_s，所以應采用較大的采樣電容；但較小的采樣電容有利于減小運放的容性負載，使得運放有更好的轉換速率，更節約了芯片面積。所以，C_s＝525fF，C_f＝7.6pF，積分器的積分頻率為C_s/(C_f×T)。?

3 仿真驗證?

3.1 電路仿真?

??? 采用CSMC 0.6μm DPDM CMOS工藝庫，在cadence中對電路進行仿真，驗證運放和積分器的性能。仿真條件為：電源電壓V_DD=5V，時鐘頻率f_CLK=2.5MHz，負載電容C_L=1pF。運放的性能參數如表1所示；積分器的仿真結果如圖5所示^[5]。由仿真結果可得：積分器的積分頻率為175.59kHz，而理論值為172.69kHz，所以積分器的幅度誤差僅為0.016；相位誤差滿足±100的頻率為15Hz～108.33kHz，滿足音頻信號處理的需要。積分器等效輸入噪聲為-104.9dB。

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3.2 系統仿真?

??? 在MATLAB中利用Simulink建立五階∑△ADC系統模型。理想模型的仿真得到：SNDR＝117.7dB，有效位數ENOB＝19.26bit；考慮積分器非理想特性的影響，仿真結果為：SNDR＝114.1dB，ENOB＝18.66bit；僅考慮積分器噪聲的仿真結果為：SNDR＝110.6dB，ENOB＝18.08bit；最后，同時考慮這兩種因素的影響，得到SNDR為107.9dB，ENOB達到17.64bit。系統最后的仿真結果如圖6所示?！啤鰽DC的有效位數達到16.40bit，滿足系統設計16bit的要求。?

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??? 本文詳細討論了開關電容積分器的非理想特性，在此基礎上采用對寄生電容不敏感的同相積分器結構，利用非重疊時鐘和旁路電容減小電荷注入引入的失真和噪聲，從而完成了高階∑△ADC中的第一級積分器的設計。經過系統仿真驗證，∑△ADC的SNDR達到100.5dB，ENOB達到16.40bits，滿足系統設計要求。?

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