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一種MQAM調制器的設計與實現

2008-10-22
作者:朱冰蓮 梁立宏

  摘 要: 提出了一種利用FIR濾波器系數對稱性、CSD編碼和數據選擇器" title="數據選擇器">數據選擇器簡化MQAM調制器設計的新方法。用該方法在FPGA上實現4、16、64、256QAM調制器。實驗證明該方法在硬件資源消耗和工作時鐘頻率方面都有較大的改善。
  關鍵詞: 多電平正交振幅調制(MQAM) FIR CSD


  隨著移動用戶數量的不斷增加和人們對圖像等多媒體信息的通信要求,傳統通信系統的容量已經越來越不能滿足要求,而可用頻譜資源有限,也不能靠無限增加頻道數目來解決系統容量問題。確定一種高頻譜利用率的調制方案能在很大程度上解決這一問題。多電平正交振幅調制(Multilevel Quadrature Amplitude Modulation)是一種具有高頻譜利用率的調制技木[1]。在無線通信中,它可以根據信道的衰落程度、信道流量等參數動態改變調制方式,提高信道利用率和信息傳輸速率。這種高效的數據傳輸方式實現的關鍵是FIR(Finite Impulse Response)濾波器和數字混頻器" title="混頻器">混頻器的設計,它們通常限制了調制器的速率。本文采用基于CSD(Canonic Signed Digit)編碼的FIR濾波器,并利用FIR濾波器系數對稱性、數據選擇器實現模塊重用,簡化MQAM調制器設計,既節約了硬件資源又提高了器件的工作頻率" title="工作頻率">工作頻率。
1 MQAM調制器設計
  MQAM調制框圖[2]如圖1所示。


  MQAM和調制器由串并轉換" title="串并轉換">串并轉換、IQ分路、脈沖形成和調制混頻單元組成。串并轉換單元將串行的數據流轉化為并行的數據流;IQ分路單元根據不同的調制星座要求,將輸入的信號分解成同相和正交分量(I路和Q路信號分量);脈沖形成濾波器對I、Q兩路信號進行波形形成;調制混頻單元對I、Q兩路信號進行混頻、合成,形成調制信號輸出。
1.1 串并轉換
  串并轉換通過log2 M級移位寄存器實現,調制方式控制字控制串并轉換單元的工作時鐘頻率。若數據輸入的速率為f,則串并轉換單元的工作頻率是f/log2 M。輸入數據按log2 M個比特一組起作用,輸入的二進制數據分別進入log2 M個信道,每個信道的比特率等于輸入比特速率的1/log2 M,log2 M比特串行輸入比特分離器,然后同時并行輸出,信號進入IQ分路單元。


1.2 IQ分路單元
  圖2是IQ分路的實現框圖。L為輸入和輸出查找表" title="查找表">查找表的數據線組數,數值上等于MQAM調制器的調制方式種數,如實現4、16、64、256QAM調制器,則L=4。寬度為log2 M的數據輸入星座映射模塊,根據調制方式控制字,星座映射的L組輸出線中,相應的一組起作用,輸入數據被映射為寬度為log2 M的數據輸出,作為查找表陣列中對應查找表的地址輸入。查找表中存儲的是與調制方式對應的數據,位寬n根據需要的精度設定。由于I、Q兩路查找表數據一樣,可以控制在不同的時刻使星座映射單元映射輸出不同的地址,使I、Q兩路使用同一個查找表,這樣星座映射單元輸出數據的頻率為2f/log2 M,I、Q兩路的輸出相差一個查找表的工作時鐘。最后,數據選擇器根據控制字選擇一組作為IQ分路單元的輸出。
1.3 脈沖形成濾波器
  脈沖形成濾波器采用FIR濾波器,FIR濾波器公式[3]
  
  FIR濾波器的系數是偶對稱或者奇對稱,即有:
  h(n)=h(N-1-n)(偶對稱)或者h(n)=-h(N-1-n)(奇對稱)      (2)
  利用系數對稱性減少乘法器數量的FIR濾波器結構如圖3所示。


  在濾波器參數確定后,系數是一個固定值,所以濾波器的所有乘法都是固定系數乘法。實現固定系數乘法就可以用移位、加/減來代替并行乘法。任何濾波器系數都可表示成CSD碼[4~5]的形式,這樣加減法的次數就可以達到最少,對理想濾波器的系數進行CSD量化可簡化硬件實現時乘法器部分的結構。
  二進制補碼與CSD編碼的轉換方法如下:
  一個數X=x(n-1)x(n-2)…x(0),如果對于所有i=0,1,...,n-1,x(i) =0,1,或-1,且對于所有i=1,…,n-1,滿足x(i)x(i-1)=0,則X=x(n-1)x(n-2)…x(0)稱為X的CSD編碼表示。
  一個數的CSD表示中的非0比特位總是不相鄰的,用一個2bit的二進制數表示一個CSD碼中的非0比特數,01代表+1,11代表-1(最高位通過符號位擴展實現),則可以將一個數的CSD編碼表示轉換為二進制CSD編碼(BCSD)表示。二者具有一一對應關系。根據上述原理,一種將二進制補碼數變換得到其CSD編碼表示的過程描述為:首先將二進制補碼表示轉換為稱為BCSD編碼的表示,然后按照01代表+1,11代表-1相反的過程轉換BCSD編碼得到數的CSD編碼表示。一種將二進制補碼數轉換得到BCSD編碼的算法描述如下:
  (1)初始化:輸入X=x(n-1)x(n-2)…x(0);符號擴展x(n)=x(n-1);計數器置0(i=0);標志位置0(f=0)。
  (2)循環執行下列語句:如果i>n-1,則跳轉到(3),否則繼續執行下列語句:
 ?、偃绻鹒=0:如果x(i+1)x(i)=11,則f=1,i=i+2;如果x(i+1)x(i)=01,則f=0,i=i+2;否則,f=0,i=i+1。
  ②如果f=1:如果x(i+1)x(i)=00,則f=0,x(i)=1,i=i+2;如果x(i+1)x(i)=10,則f=1,x(i)=1,i=i+2;否則,f=0,x(i)=0,i=i+1。
  ③返回到(2)。
  (3)如果f=1,則x(i)=!x(i);否則,x(i)=x(i)。
  (4)結束。
  本文采用12抽頭hamming形式的低通濾波器,截止頻率為0.15。為了便于CSD量化,將最大濾波器系數歸一化,其余各系數也乘以相應的常數,濾波器特性沒有改變。表1是濾波器系數,圖4是原始系數與CSD編碼系數FIR濾波器幅頻響應圖。


1.4 調制混頻器的設計
  混頻器輸出信號[6]為:
  s(k)=I(k)cos(2πkfc/fd)+Q(k)sin(2πkfc/fd)        (3)
  其中,fd為DDS的工作頻率,當fd=4 fc時,得到:
  s(k)=I(k)cos(πk/2)+Q(k)sin(πk/2)              (4)
  以上兩式中,1≤k≤∞,cos(πk/2)可以表示為1,0,-1,0…的序列,sin(πk/2)可以表示為0,1,0,-1...的序列。設同相路I(f)的樣本序列I(k)為I1,I2,I3…,正交路Q(f)的樣本序列Q(k)為Q1,Q2,Q3…,則S(k)的樣本序列為I1,Q2,-I3,-Q4,I5,Q6…。這樣,正交調制就可以簡化成子濾波器和數據選擇器構成。如圖5所示,輸出由每一個時刻使能不同的子濾波器得到。這種結構適合高速設計,而且占用硬件資源少,輸出時鐘是子濾波器時鐘的2倍。
  其中,N為濾波器的抽頭數,又由上面的分析可以知道輸出序列可以表示為:
  h(0)x(n)+h(4)x(n-4)+h(8)x(n-8)+…(5)
  h(1)x(n-1)+h(5)x(n-5)+h(9)x(n-9)+…(6)
  -h(2)x(n-2)-h(6)x(n-6)-h(10)x(n-10)-…(7)
  -h(3)x(n-3)-h(7)x(n-7)-h(11)x(n-11)-… (8)
  綜合(2)(5)(6)(7)(8)可以看出,(5)(8)可以用同一組濾波器實現,(6)(7)可以用同一組濾波器實現,濾波器組的輸入是N/4組寬度為n的數據,輸出是 N/4組寬度為m的數據,m與查找表和濾波器系數的位寬有關,利用數據選擇器選擇一組濾波器組輸出送到加法器,最后即為調制混頻輸出,位寬x根據需要確定。
2 MQAM調制器各部分工作時鐘
  MQAM調制器各模塊工作時鐘關系如圖6所示。


  輸入速率為f的串行數據流,經過工作時鐘為f1=f/log2 M的串并轉換單元,得到速率為f1的并行數據流,經過查找表LUT、數據選擇器MUX和延時單元Delay之后的數據選擇器以f1的時鐘頻率工作,輸出數據分別進入兩個濾波器組,以2 f1時鐘工作的數據選擇器交替把濾波器組的輸出送給后級加法器單元,完成整個調制過程。
3 驗證與實現
  根據以上設計,用Altera公司的StratixII系列器件EP2S30F484C3實現4、16、64、256QAM調制器。將本文的MQAM調制器設計方法和傳統方法在硬件資源消耗和最高工作頻率等方面進行比較,結果如表2所示。
  由表2可以看出,本文結構較之傳統結構在硬件資源消耗和最大工作頻率方面有較大的改善。
  本文討論了MQAM調制器在FPGA上的一種簡化高效的實現方法。其中,主要是系數對稱的CSD編碼濾波器和簡化混頻器的設計,使得系統中不需要乘法器,而且實現模塊復用。仿真實驗表明,該方法可以提高系統的工作頻率,而且消耗資源少,是較理想的MQAM調制器設計方法。
參考文獻
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