文獻標識碼: A
文章編號： 0258-7998(2010)10-0099-03
分頻器是電子線路設計的重要功能單元,在通信、雷達、微波、儀器等領域有著重要應用。具體實現形式有偶數分頻、奇數分頻、鎖相環分頻電路等,這種結構的分頻器只能實現整數分頻,或者是僅實現半整數分頻和奇數分頻[1],一般的鎖相環分頻電路會有幾十微秒級的頻率轉換時間[2],雖然現在少數芯片有所改善,但是時間也較長。同時,在某些場合下,所需要的頻率與給定的頻率并不成整數或半整數倍關系,或需要實現對輸入信號頻率的微調整,此時可采用小數分頻器進行分頻[3]。
本文提出了一種基于FPGA的小數分頻實現方法,給出該方法的設計原理以及實現框圖,使用VHDL硬件描述語言和原理圖混合輸入的設計方式[4],通過Quartus II開發軟件,在Altera公司的Stratix II系列EP2S15F484C3型FPGA器件平臺上對電路進行仿真,并對仿真結果進行分析,由仿真結果可以看出該方法可有效實現對輸入信號的50%占空比的小數調整,解決了在一些場合下整數分頻對輸入頻率調整幅度較大,頻率轉換時間較長的問題[6]。
1 設計方案及其原理
該方法是通過兩級計數電路來實現小數分頻的,第一級利用輸入信號對系統時鐘計數,并對計數結果進行修正；第二級利用修正后的結果通過定時操作產生頻率調整后的輸出信號。電路圖的組成如圖1所示。
以輸入信號的脈寬作為閘值,計數器1在系統時鐘的控制下進行加計數,設此計數結果為n。為實現對輸入信號頻率的調整,通過給n加上一個調整值N來實現對計數結果的調整,調整后的結果存于寄存器3,同時計數器1復位并等待進入下一輪操作。計數器2在同一系統時鐘控制下對寄存器3的值減計數。當計數器2減到0時產生下溢信號,如此重復,計數器2將產生頻率調整后的非對稱方波,最后利用模一計數器將其調整為占空比為50%的時鐘信號。上述方法中,N的值決定了輸出信號與輸入信號間的頻率關系,通過對N的設置來改變該方法的分頻倍數。
在具體實現時,為了避免計數器2置入的數據發生沖突,n的修正值先存放在寄存器3中,這樣,每當計數器2減到0時,再置入n的修正值,則可以避免第二級計數器沒有輸出信號的問題。
1.2 小數分頻參數的取值范圍
使用本設計方法對輸入信號的頻率進行小數量級的分頻,要得到有效、可靠的結果,調整參數N只在一定范圍內取值。
由式(1)可知:由于輸出信號頻率K>0,故N>-n。
2 仿真結果及分析
2.1 電路功能的仿真及分析
理論上,當fin=1 MHz、N=1時,n=100,K=1.01, fout≈0.990 1 MHz。
以上述參數對電路進行仿真,仿真結果如圖2所示。
N在有效范圍內變化,使用上述參數對電路進行仿真得到表1所示仿真結果。
對電路進行調整,把N減小一個單位,即：N=1,由式(1)得分頻比K2=1.02,電路的仿真結果如圖4所示。
文中提出了兩級計數電路來實現小數分頻的方法,并對結果進行仿真和分析,該方法可以實現分頻比為任意小數的小數分頻,或者可高精度地完成對輸入信號頻率的微調,實現結果表明了本設計可以使頻率轉換時間被縮短到2.56 μs,隨著分頻步長的提高,頻率調整誤差?著會增加,但是誤差比較小,這一優點應用在IEEE1588中,可有效地實現LXI的主從設備的時鐘同步[5]，這是本設計方案的典型應用。但是，當系統的時鐘頻率與輸入頻率的比值n不是整數時,頻率調整誤差ε較大,這是本方案的使用局限性。
參考文獻
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[2] 王芳,闊永紅.小數分頻與快鎖芯片ADF4193的原理與應用[J].新特器件應用,2008,10(5): 1-3.
[3] 劉亞海,林爭輝.基于FPGA的小數分頻器的實現[J]. 現代電子技術, 2005,28(3):113-114.
[4] 古良玲,楊永明,郭巧惠. 基于FPGA的半整數及整數分頻器的參數化設計[J].電子器件,2005,28(2):404-406.
[5] 王剛,喬純捷,王躍科.基于時鐘同步的分布式實時系統監控[J].電子測量與儀器學報,2010,24(3):274-278.
[6] TIAN Hong Li,SHI Shuo,ZHANG Jun, et al.Controllable arbitrary integer frequency divider based on VHDL[J]. IEEE.Xplore,2009,62(10):691-694.