由圖1可見，I端出現信號上升沿會增大輸出信號Out的頻率；D端出現信號上升沿會減小輸出信號Out的頻率。每當I端出現一個上升沿，計數器用(c-1)個計數脈沖來處理，得到一個輸出脈沖，而沒有出現該上升沿時，(c-1)個計數脈沖經c分頻得到的輸出脈沖個數是(c-1)/c，因此I端每出現一個上升沿，輸出信號頻率的增加量為1-(c-1)/c=1/cHz(與計數脈沖的頻率f_osc無關）；每當D端出現一個上升沿，計數器用(c+1)個計數脈沖來處理，得到一個輸出脈沖，而沒有出現該上升沿時，(c+1)個計數脈沖經c分頻得到的輸出脈沖個數是(c+1)/c。因此D端每出現一個上升沿，輸出信號頻率的減小量為(c+1)/c-1=1/cHz（與計數脈沖的頻率f_osc無關）。由此，可得此計數器輸出信號的頻率與輸入信號" title="輸入信號">輸入信號頻率之間的關系式：
　　
　　式(1)中，f_I、f_D分別表示I端、D端輸入信號的頻率。
　　在本設計中，使各可控分頻ID計數器的I端和D端輸入信號的上升沿分別與計數脈沖的某個下降沿對齊，以保證這些計數器穩定工作。另外，I端輸入信號的頻率必須小于等于計數脈沖頻率f_osc的1/(c-1)倍；D端輸入信號的頻率必須小于等于計數脈沖頻率f_osc的1/(c+1)倍，以保證I端和D端輸入信號的每個上升沿都能被處理。
2 鎖相環電路結構及原理
　　本文給出的全數字鎖相環電路結構如圖2所示。按照功能，將該電路劃分為三個模塊：跟蹤模塊(TRACE)、狀態檢測模塊(STATE)和鎖相環控制模塊(PLL_C)。圖2中的三個虛線框分別對應這三個模塊。跟蹤模塊是該鎖相環電路的核心，其功能是跟蹤鎖定輸入的參考信號；狀態檢測模塊實時地給出鎖相環的工作狀態：鎖定狀態、捕捉狀態、相位越界狀態和失鎖狀態；鎖相環控制模塊據此輸出相應的控制信號，調節鎖相環的工作方式。

?

2.1 跟蹤模塊
2.1.1 鑒相器
　　鑒相器" title="鑒相器">鑒相器采用邊沿觸發型JK觸發器。本地反饋信號和參考信號經Q分頻后分別用于該觸發器的置位和復位，頻率鎖定后兩輸入信號反相。輸出相差信號是一個具有可變占空比的方波_[3]。不考慮固定相差π，定義：
???
??? 式(2)中變量單位均為UI，θin、θout分別為參考信號和本地反饋信號的相位，K_d為鑒相器增益。對于該鑒相器，K_d=1，-0.5≤p_d≤0.5，則ud的占空比可以表示為（1/2＋pd）。頻率鎖定后，p_d=0，u_d是一個半占空比的方波。
2.1.2 環路濾波器
??? 環路濾波器由K計數器和加/減計數器構成。
??? K計數器由兩個獨立的計數器組成：進位計數器和借位計數器，其計數范圍都是0～(K-1)，計數脈沖的頻率都是f_osc，且均由下降沿觸發[3]。當信號Ub/Uc為低電平時，進位計數器計數，借位計數器保持；當U_b/U_c為高電平時，借位計數器計數，進位計數器保持。進位計數器的計數值大于等于K/2時，進位信號carry為“1”，而進位計數器的計數值小于K/2時，進位信號為“0”，借位計數器以完全相同的方式產生借位信號borrow。U_b/U_c與鑒相器的輸出相連，所以進位信號和借位信號的頻率可以分別表示為：
???

?

??? 加/減計數器可以看成是一個初始值為L×M（L、M均為常數）的積分器，計數脈沖的頻率是f_osc，計數方向由UP/DN控制。與鑒相器的輸出相連，當UP/DN為高電平時進行加計數；當為低電平時進行減計數，計數結果的低L位不輸出。定義：
???
??? 則加減計數器的輸出值可以表示為n+M。將頻率鎖定時的n值記為N，則N=0。
2.1.3 數控振蕩器
??? 數控振蕩器由ID計數器1和ID計數器2組成，它們都是上述可控分頻ID計數器（ID計數器2的分頻比取常數，圖2中未標出它的C_ID端）。ID計數器1的I端和D端分別與K計數器的輸出carry和borrow相連，C_ID與加/減計數器的輸出相連，分頻比c=(n+M)，則由式(1)可得輸出信號add的頻率：
???
??? 信號add經過一個反相器接到ID計數器2的I端，反相器的存在使ID計數器2的I端輸入信號的上升沿與計數脈沖的某個下降沿對齊。ID計數器2的D端接地，分頻比取常數C，輸出信號經P分頻得到占空比接近1/2的信號out₁。由（1）可得信號out1的頻率為：
???
??? 可見，鎖相環工作于捕捉狀態時，通過相位誤差信號ud調節fadd的值，就可以使輸出信號跟蹤鎖定輸入的參考信號。
2.2 狀態檢測模塊
??? 該模塊包括兩個計數器和一個狀態指示電路。ud為高電平時，計數器1計數，u_d從高電平到低電平跳變時，計數結果送到狀態指示電路，同時該計數器復位；u_d為低電平時，計數器2計數，ud從低電平到高電平跳變時，計數結果送到狀態指示電路，同時該計數器復位。狀態指示電路比較兩個計數器的計數結果，根據設定的門限給出鎖相環的狀態。如果參考信號的頻率超出了鎖相環穩定工作的動態范圍，則ud出現不穩定現象，鎖相環進入相位越界狀態。如果參考信號嚴重劣化，則鎖相環進入失鎖狀態。
2.3 鎖相環控制模塊
??? 鎖相環控制模塊是對該鎖相環電路進行的非線性改進。一旦鎖相環進入鎖定狀態，當前分頻比(n+M)0被存入鎖相環內部寄存器中。鎖相環進入失鎖狀態時，控制信號C2使能失鎖態分頻器，其分頻比等于預存的(n+M)0，分頻后的信號加在ID計數器3的I端。ID計數器3也是上述可控分頻ID計數器，其D端接地，分頻比等于常數C（圖2中未標出它的C_ID端），輸出信號經P分頻得到占空比接近1/2的信號out₂。由（1）可得信號out₂的頻率為：
???
??? 鎖相環處于失鎖狀態時，信號C3控制輸出選擇電路輸出信號out₂，而當鎖相環處于其他狀態時輸出信號out₁。如果鎖相環進入相位越界狀態，則捕捉時間非常長，鎖相環難以鎖定，此時信號C₁有效，使加/減計數器的L值顯著減?。◤?³⁰下降到2¹⁰），從而降低鎖相環路的阻尼系數，加快頻率牽引過程。
3 相位傳遞數學模型

???
　　上式積分號中的最后一項為高階無窮小，可以忽略。將式(2)和式(5)代入式(8)，然后求兩階導數并做拉氏變換得到該鎖相環的相位傳遞函數：
???

?

???

?

4 鎖相環參數選擇
　　鎖相環的指標要求^[1]如下：
　　
??? 由式(10)～式(14)，可選擇出一組合適的參數。本設計中參數選擇如下：鎖相環工作頻率fosc=65.472MHz；M=1023；ID計數器1的最小分頻比(n_min+M)=767，最大分頻比(n_max+M)=1279；L=230；Q=2；P=16；ID計數器2和3的分頻比C=2；K=1280；頻率鎖定時，信號carry和borrow的頻率相等，加/減計數器的輸出值為M，鎖相環的輸出即鎖相環的保持范圍約為(-195ppm，+325ppm)。鎖相環的對數幅頻特性曲線如圖4所示。可以看出，該鎖相環具有極低的通帶寬度（3dB帶寬約為0.2608Hz）。

?

5 仿真以及綜合驗證
　　本設計用Verilog硬件語言描述，在QuartusⅡ平臺上完成了時序仿真，采用ALTERA公司的EP1C6T144C8器件對設計進行了驗證。抖動測試結果表明該鎖相環的輸出抖動滿足ITU-T G.783^[4]建議的要求。
　　本文給出了一種新型的用于E1支路信號平滑的二階全數字鎖相環。該電路規模小，適于多支路大規模集成。實測結果表明：該數字鎖相環帶寬窄、捕捉速度快、更加智能化，可應用于SDH系統。