FIFO是一種常用于數據緩存的電路器件，可應用于包括高速數據采集、多處理器接口和通信中的高速緩沖等各種領域。然而在某些應用，例如在某數據采集和處理系統中，需要通過同步FIFO來連接8位A/D和16位數據總線的MCU，但是由于目前同步FIFO器件的輸入與輸出數據總線寬度相等，不能滿足這種應用，因此通常采用輸入與輸出數據總線寬度均為8位的同步FIFO作為它們之間的數據緩沖，并對MCU數據總線的高8位采用軟件進行屏蔽，或是在同步FIFO外圍增加數據鎖存器及邏輯控制器件的方法解決。為了提高效率和降低系統設計的難度，本文采用VHDL描述語言，充分利用Xilinx公司Spartan II FPGA的系統資源，設計實現了一種非對稱同步FIFO(輸入與輸出數據總線寬度不一致的同步FIFO)，它不僅提供數據緩沖，而且能進行數據總線寬度的轉換。
非對稱同步FIFO的設計難點
對于非對稱同步FIFO的設計來說，不能簡單地通過修改現成的同步FIFO模塊而得到，這是因為非對稱同步FIFO的設計有以下幾個需要解決的難點問題：
(1) 寫數據與讀數據總線寬度不同。設寫數據與讀數據總線寬度分別為Win和Wout，必須對Win>Wout和Win
(3) 由于寫數據與讀數據總線寬度不同，所以，要操作正確，必須保證數據存儲排列的順序及空/滿標志產生的正確。
另外，由于FPGA中的寄存器個數有限，而FIFO是一種基于RAM的器件，需要占用大量的存儲空間。通常在編寫VHDL程序時用數組描述的方法來設計數據存儲結構，在綜合時會耗用大量的寄存器，所以這種方法在FIFO的設計中是不可行的。
非對稱同步FIFO的設計
針對以上設計中的難點，本文采用VHDL描述語言，利用Xilinx公司Spartan II FPGA設計實現了一種非對稱同步FIFO，設計中充分利用了FPGA中的資源如時鐘延遲鎖相環(DLL)和BlockRAM。
FPGA中的DLL
FPGA 中的DLL是一種很好的資源，Xilinx公司Spartan II、Spartan IIE、Virtex-E等系列器件中就采用時鐘延遲鎖相環技術進行FPGA內部的時鐘控制，它可以對時鐘進行倍頻、鎖相等操作。
本設計中要利用Spartan II系列器件中的DLL產生二倍頻時鐘信號。其中IBUFG、IBUF、BUFG、OBUF是時鐘緩沖器，提供時鐘信號的最小時延。
FPGA中的RAM
Xilinx公司的FPGA器件提供了片內RAM可供直接使用，而不必使用寄存器來構成存儲空間，從而大大提高了芯片的利用率。根據型號的不同，FPGA中提供了兩種結構的RAM：分布式RAM和BlockRAM。分布式RAM可以利用可配置邏輯模塊(CLB) 設計實現，主要用于小容量片內存儲；BlockRAM是FPGA內部的專用RAM模塊，通常沿芯片的垂直邊排列。根據具體型號不同，FPGA內部的BlockRAM在單位容量和總體容量上都有較大的不同。本設計將采用BlockRAM用于FIFO的編寫。由于在Xilinx公司Spartan II FPGA器件庫中沒有現成的宏模塊，就需要自己生成BlockRAM模塊，具有較高的靈活度。利用Xilinx公司的配套軟件ISE Foundation和ISE WebPACK中都帶有的CoreGenerator程序包，可以很方便地建立用戶所需的模塊。只需要輸入BlockRAM模塊的名稱、BlockRAM的類型(如單口還是雙口)、地址線和數據線的寬度，就可以生成用戶希望得到的結構。一般來說，生成的結構會自動加載到當前的項目中，從而可以像器件庫中的元件一樣調用。
非對稱同步FIFO的結構
下面以Win
(1) 由于寫數據與讀數據總線寬度不同，所以在設計雙口RAM時把雙口RAM設計成寫口RAM和讀口RAM兩個部分。例如FIFO寫口RAM部分為512×8，讀口RAM部分為256×16，這樣通過數據存儲格式的改變達到寫數據與讀數據總線寬度的轉換。
(2) 由于讀數據時鐘頻率是寫數據時鐘頻率的兩倍，因此可利用FPGA中的DLL產生二倍頻時鐘信號來提高寫數據的時鐘頻率，使讀數據和寫數據的時鐘頻率相等。二倍頻時鐘信號提供給寫口RAM、寫地址產生模塊，而源時鐘信號(一倍頻)提供給讀口RAM、讀地址產生模塊及空/滿標志產生模塊，從而解決了內部數據處理同步的問題。
(3) 由于雙口RAM中存在兩種數據存儲格式，因此地址位數不同，讀地址和寫地址不能一一對應，例如FIFO寫口RAM部分為512×8，讀口RAM部分為256×16，因此寫地址要求9位，而讀地址要求8位，對于同一數據的寫地址與讀地址，寫地址的高8位與讀地址的8位相等，它們的區別僅在寫地址的最低一位。因此可把寫地址的高8位與讀地址一同輸入空/滿標志產生模塊，從而得到正確的full和empty信號。下面僅給出讀寫地址產生邏輯及空/滿標志產生邏輯的VHDL設計程序：
fifo_write : process
begin
wait until rising_edge(clk);
if rst = '1' then
wr_addr <= 0; //寫地址初始化
else
if (wr_en = '1' and full = '0')then
wr_data_buf (wr_addr) <= To_Bitvector(wr_data (7 downto 0));
//寫數據，其中wr_data_buf定義為基于BlockRAM的存儲矩陣
wr_addr <= (wr_addr + 1) mod 8;// 寫地址增加1
end if;
end if;
end process;
fifo_read : process
begin
wait until rising_edge(clk);
if rst = '1' then
rd_addr <= 0;
//讀地址初始化
else
if (rd_en = '1' and empty = '0') then
rd_data (15 downto 0) <= wr_data_buf (rd_addr);//讀數據
rd_addr <= (rd_addr - 1) mod 16;// 讀地址減1
end if;
end if;
end process;
wr_addr1 <= wr_addr / 2 ;//取寫地址的高8bit
Offset <= (wr_addr1 - rd_addr) when (wr_addr 1> rd_addr)
else (m - (rd_addr - wr_addr1)) when (rd_addr > wr_addr1) ;// m定義為fifo的深度
else 0;
empty<= '1' when (Offset = 0) else '0';
full<= '1' when (Offset = (m-1)) else '0';
方案實現
文中用VHDL語言描述了硬件結構，在Xilinx 公司Spartan II FPGA XC2S100-TQ144中通過了Xilinx ISE WebPACK的綜合及布局布線。FPGA的規模是10萬門，速度可達到56.344MHz。
有幾點需要說明的是：(1) VHDL程序設計采用多層次的結構設計方法，把系統分解成若干個模塊，其中模塊又由若干個元件構成。設計從元件開始，其中設計中用到的CLKDLL、IBUFG、IBUF、BUFG、OBUF等元件位于Xilinx公司 FPGA專用器件庫UNISIM中，在編寫VHDL程序時，用COMPONENT和PORT MAP指令調用專門的模塊，就可以在程序中導入所需元件。(2) 作為非對稱同步FIFO，用波形圖的方式進行仿真不太合適，可用VHDL建立測試平臺的方式進行仿真，測試平臺中把非對稱同步FIFO主程序作為一個元件調用，主要包括初始化、時鐘產生塊、讀寫數據等內容，輸入激勵由測試平臺產生。(3)由于Spartan II FPGA中BlockRAM單位容量和總體容量有限，如XC2S100中BlockRAM的單位容量為4Kbit，共10個, 則總體容量為40Kbit。設計時可以用多個BlockRAM組成不同深度和寬度的存儲單元，如果容量還是不夠則需要選用其它型號的FPGA。
結語
采用本文的設計思路，同樣可以設計出Win>Wout情形下的非對稱同步FIFO，而且該方案具有很強的靈活性并易于實現。如通信只需單向進行，則只用一片FPGA即可；雙向通信時需用兩片FPGA。經過實際驗證，該方案可以滿足一般需要.