3D-IC設計者希望制作出高深寬比(HAR>10:1)硅通孔" title="通孔">通孔(TSV)，從而設計出更小尺寸" title="小尺寸">小尺寸的通孔，以減小TSV通孔群在硅片上的占用空間，最終改進信號的完整性。事實上，當前傳統的TSV生產供應鏈已落后于ITRS對其的預測。以干法和濕法工藝為基礎的傳統解決方案把那些專門設計應用于MEMS或雙嵌入式的昂貴的工具轉而應用到工藝窗邊緣或工藝窗外部的工藝處理中。這樣做的結果要么影響產品的性能，要么使工藝占有成本高得無法接受。當AR>5:1時，PVD薄膜會變得不連續；由于使用納米噴涂工具，電離PVD或ALD的成本變得極其昂貴。
當前，采用一種納米技術解決方案可實現HAR>20:1的結構，而成本只占傳統工藝的一部分。這種工藝被稱為電接枝技術（Electrografting），通常要沿著TSV的內壁形成表面活性共形膜。這種膜比較薄，具有連續性和粘著性，且十分均勻。這項濕法工藝使用標準電鍍工具，具有極高的成本效益。
TSV對3D-IC設計的影響
雖然把TSV融入主流半導體工藝還需要解決一些技術難題，但研究TSV對3D-IC設計流程的影響卻十分必要。總的來說，TSV技術革新受到性能和功能進步等設計要求的帶動，相反，多芯片模塊(MCM)解決方案受到技術進步的推動，卻一直不被主流技術所接納。因此，通過簡要討論3D-IC的設計問題可以對SAR TSV技術的主要推動力進行深層次分析。
我們的研究實例是一個移動通信應用的新型CPU子系統，在堆疊封裝(PoP)結構中包含一個ARM11基微處理器、一個2Gb NAND存儲芯片和一個1Mb DRAM芯片，帶有500個I/O" title="I/O">I/O引腳，其中一半用于電源和接地的布線。此外，需要大約80個內部連接把三個IC連接到PoP中；這樣，信號I/O的總數為330。采用低功率65nm技術制作的用于最新智能電話的三星S3C6410就是這種CPU子系統的典型實例。
為了對這一實例進行分析，我們設計了一個這種子系統的3D-IC堆疊，并使用TSV技術把3個芯片連接起來，其中小型低功率微處理器位于堆疊頂部，兩個存儲IC位于下部。雖然從功耗的角度來看這種安排并不一定十分理想，但考慮到對微處理器的低功耗和小尺寸要求，這種選擇就顯得比較合理了。當然也可以使用其它結構，不會影響從這一范例獲得的結論。
讓我們詳細介紹一下微處理器的相關技術參數，并做出以下假設：IC尺寸為8×8mm，#信號TSV為330，#電源和接地TSV為660 （經驗數據：是#信號 I/O的2倍），晶圓" title="晶圓">晶圓成本/mm2為0.10$。
假設共有1000個TSV，通孔密度可達16TSV/mm2。這樣就可以計算出1000個TSV在IC上的空間占用情況。對深寬比分別為5:1、10:1和20:1的三種TSV進行了比較，前提條件是使它們保持相同的通孔深度和相同的禁用區標準。表1概況了所有相關數據并說明了硅片的實際占用情況。
表1清楚地表明了高深寬比TSV對縮小硅片面積的重要影響。節省的硅片面積隨TSV深寬比的增大呈指數增長，隨TSV密度的增大呈線性增長。換而言之，電接枝技術使TSV深寬比增大了3倍，使單位面積TSV的數量增加了8倍。在當前的范例中，采用深寬比為20:1的TSV取代5:1的TSV將使每個晶圓的成本收益達到731$。
信號完整性
不斷縮小TSV的直徑可能使信號完整性下降，這是它的不利之處。通孔排列得越緊密，串擾和其它寄生效應就會變得越明顯。這個問題應當屬于設計技巧的范疇，而TSV工藝限制卻不屬于設計問題，而應當屬于設計最佳實踐。舉例來說，由于對TSV數量的要求不斷增多，設計者便把許多TSV用作信號通孔周圍的接地屏蔽。通過合理排列TSV，使每個TSV傳送不同的信號， 9個小尺寸TSV的傳輸特性優于 1個大尺寸TSV（圖1）。
在電接枝工藝過程中，來源于偏置表面的電子可充當先驅物分子的“鍵合籽晶”，在第一層籽晶先驅物和表面之間形成共價化學鍵。這是一種不使用噴涂或旋涂工藝就能把聚合物絕緣層直接“接枝”到硅表面的有效方法。形成的第一個接植層可用作絕緣層（襯墊層），也可用作采用化學接枝技術進行勢壘" title="勢壘">勢壘層淀積" title="淀積">淀積時的粘接促進劑。化學接枝技術與電接枝技術的原理相同，但用于非導體表面。選擇專用化學材料把勢壘催化劑與聚合物堅固地鍵合在一起。這樣，通過化學接枝技術改進了勢壘和聚合物之間的粘著性。然后再把濕銅籽晶電接枝到導電勢壘上，即使在高深寬比TSV條件下也能形成高臺階覆蓋率。電化學電解槽非常穩定；膜生長速率及厚度分別受電流密度和電荷的控制。圖2示出TSV深寬比為18:1，被電接枝膜完全堆疊所覆蓋的TSV的SEM截圖，還清晰展示了帶有隔離、阻擋和Cu籽晶的高扇形通孔的頂部近觀圖。
占有成本(COO)
商用、批量生產電鍍工具與電接枝技術所用的工具完全兼容，因此，與干法工藝相比，電接枝技術有很強的成本優勢。圖3對深寬比為6:1和10:1的TSV晶圓的批量生產成本優勢進行了量化分析。對每個晶圓的膜淀積工藝(隔離、阻擋、籽晶)和完整的TSV制造流程(DRIE+隔離、阻擋、籽晶+CMP)的COO進行了比較。電接枝技術的成本效益遠遠超過了薄膜淀積工藝：在進行高速(=廉價的)DRIE工藝時，電接枝膜沒有受到嚴重扇形邊緣的影響而產生退化；由于這種膜具有高臺階覆蓋率特性，晶圓表面只有少量的冗余材料需要通過CMP去除。這使TSV制造流程的總體成本下降了42%（表3）。
結論
每次對樣品范例進行批次更新時，都要對基礎設施進行重新改造，從而補充一些先進的技術要素。TSV也不例外，需要擺脫傳統的真空基晶圓級工藝對成本和工藝的限制。電接枝技術運用了最尖端的設計原則，是一種適合批量生產的、可靠的TSV納米制作技術。這種技術可在兩方面使投資迅速得到回報：在工藝方面，與傳統技術相比成本減半；在設計方面，通過使用HAR TSV使硅片的面積下降了10倍。隨著當前半導體工業正從歷史最低迷時期得以恢復，正是考慮資本部署的最佳時機。對于集成器件制造商（IDM）來說，要想實現專用產品的加工能力，只需要在濕法或干法ROI工藝之間做出抉擇。而對于外包性半導體組裝和測試供應商(OSAT)來說，就會遇到更加嚴峻的問題：是使用現有的制作凸點和WLP的基礎設施，還是接納前端工藝昂貴的工具購置費？一些原本具有系統級收益的前景光明的新型SiP產品，如集成無源器件(IPD)和Si中間層，可能面臨更大的風險。