瑞薩電子開發出了對起因于隨機電報噪聲（RTN：Random Telegraph Noise）的SRAM誤操作進行觀測并實施模擬的方法。利用該方法可高精度地估計22nm以后尖端LSI中的RTN影響，適當設定針對RTN的設計余度。該公司已在“2010 Symposium on VLSI Technology”（2010年6月15～17日，美國夏威夷檀香山）上發表了該成果（論文編號：18.1）。

　　RTN是一種因晶體管載流子被柵極絕緣膜等中的陷阱捕獲或釋放，而使晶體管閾值電壓隨時間隨機變動的現象。業界普遍預測，今后隨著微細化的發展，RTN將成為導致LSI工作故障的主要原因。瑞薩此前一直在推進RTN的分析及模型化研究。目前已在RTN公式化以及陷阱能級分布的推測方法等方面取得了成果。

　　此次該公司以SRAM為對象，開發了用于分析RTN對電路工作造成的影響，并將分析結果體現在芯片設計中的方法（圖1）。該方法由三項要素構成：（1）對起因于RTN的SRAM誤操作進行觀測，掌握其發生概率的方法，（2）在實用時間內對誤操作發生的概率進行模擬的方法，（3）使加速試驗的結果體現在模擬中，以提高精度的方法。此次使通過（2）、（3）方法導出的計算結果與（1）加速試驗的結果實現了充分吻合。在這一方面，值得一提的是以下兩點。第一，瑞薩以前一直在探討的RTN分析式在預測起因于RTN的電路誤工作時有效。第二，今后通過提高加速試驗的規模及精度，并體現其結果，便有望將模擬精度提高到實用水平。

　　下面分別介紹一下（1）、（2）、（3）的概要。

觀測與模擬的結果充分吻合

　?。?）以電路水平觀測起因于RTN的誤操作，可以說這是一項對RTN的影響進行評估的基本操作。不過，如果是目有微細化水平的芯片的話，RTN所致誤操作的發生頻率非常低，很難進行觀測。因此，瑞薩采用了有意減小SRAM的工作余度，提高RTN所致誤操作頻率的方法（圖2）。即加速試驗方法。具體而言，就是通過降低SRAM電源電壓，提高字線電壓，來減少讀取數據時的工作余度。通過在這種狀態下反復讀取數據，使RTN所致誤操作頻發。

　　該加速試驗的結果表明，在發生工作故障的bit數的讀取次數增加的同時，其增加傾向與（2）中所述模擬導出的傾向相吻合（圖3）。而且，該加速試驗中生產故障的bit還具有再現性。從這些結果可以推側，由此觀測到的工作故障起因于器件內部存在的，且隨時間變動的偏差，即RTN。

　　從（2）來看，一般很難以分析式導出RTN所致SRAM誤操作的概率。其原因在于，RTN盡管是依存于時間的現象，但卻無法獲得包括時間項在內的完全分析式。因此，使用模擬手段，將時間項作為參數導入計算的方法十分有效。該方法的優點在于，可在計算中將普通陷阱檢測方法因時間常數及能量過大或過小而無法檢測的“看不見的陷阱”納入考慮（圖4）。
 

　　此次瑞薩開發了根據陷阱個數、振幅（陷阱引起的特性變動的幅度）及時間常數（捕獲和釋放電荷的時間間隔）的統計學分布，以蒙特卡羅法對一定時間（比如想保證的產品壽命）內晶體管及電路所產生的特性變動的最大值進行計算的方法（圖5）。將以往RTN分析式未考慮的陷阱時間常數和能量作為參數進行了導入。該計算方法不進行嚴密的電路模擬，只進行概率的計算和振幅的加算。因此，可在實用時間內進行模擬。

　　該公司為了獲得SRAM中RTN所致誤操作的發生概率，對6個晶體管構成的組件使用了此次了模擬方法，并根據結果算出了作為SRAM工作穩定性指標的SNM（Static Noise Margin）的變化量。對40nm工藝SRAM進行該變化量的計算后表明，在該工藝中，與雜質不均相比，RTN的影響較為輕微（圖6）。

　　從（3）來看，在模擬中體現加速試驗的結果以提高精度的手段對于將此次的方法應用于實際的芯片十分重要。這源于各晶體管中存在的陷阱個數、振幅及時間常數等無法通過測定手段來完全掌握。

　　此次的模擬方法，其計算結果會因為作為參數的陷阱時間常數和能量存在分布如何進行假設，以及計算中將其納入考慮的范圍有多大而發生變化。因此，瑞薩以提高模擬精度為目標，開發了使加速試驗結果在模擬參數的設定中得到體現的方法。具體而言，就是從加速試驗開始考慮SRAM的故障bit數是以何種趨勢隨著工作次數而增加的，并以能夠在模擬中再現這種趨勢為目的，修正與陷阱時間常數和能量存在分布相關的假設。