0. 引言

目前，計算機上的系統總線常見的有 ISA總線、 PCI總線以及 VXI總線等。在實際應用中，PCI總線已經成為主流的應用總線，具有較高的數據傳輸效率，能滿足大多數數據采集和發送系統的需求。由于 PCI總線規范相當復雜，一般實際應用中都選擇專用的 PCI接口芯片來設計 PCI接口。本文選擇美國 PLX公司生產的 PCI總線通用接口芯片 PCI 9054，利用該專用芯片橋接 PCI總線與本地總線 [1-3]。在實際半實物仿真測試系統的應用中，要求仿真計算機能夠快速、穩定的連續輸出所需數據，而由于 PCI 9054內部 FIFO存儲器主要用于數據的讀寫控制，容量有限，不能滿足半實物仿真測試系統數據傳輸的要求。因此，本文提出利用 FPGA內部的嵌入式陣列塊（ EAB）（Embedded Array Blocks）來實現外擴 FIFO的功能，目的是用于存儲由 PCI總線傳輸過來的仿真數據，并在 D/A轉換期間起到數據緩存的作用。

1. PCI 9054特性及 FPGA內部 EAB模塊簡介

1.1  PCI 9054接口芯片簡介及配置

PCI 9054內部有六個可編程的 FIFO存儲器，它們可分別實現 PCI發起讀、寫操作， PCI目標讀、寫操作和 DMA方式讀、寫操作。這里采用 DMA方式傳輸數據，可實現大量數據的突發傳輸而不丟失，數據通過 PCI 9054內部的 FIFO進行雙向傳輸。為此，核心控制芯片 FPGA內部專門設計了與 PCI 9054進行數據通信的邏輯控制單元，通過查詢 FIFO的當前狀態，實時地把數據傳送到相應的存儲單元。

PCI 9054內部提供一個串行 EEPROM配置接口，為 PCI總線和局部總線配置部分重要信息，如本地總線的基地止空間、I/O空間、中斷控制信號等信息，總容量為 2 K字節或 4 K字節，其內容可通過 PCI總線寫入，也可通過編程器直接燒寫。EPROM一定要選擇支持串行傳輸方式的芯片，這里選用 93CS56L作為外接 EEPROM，容量為 2 K字節， EEPROM的配置電路如圖 1所示。圖中 93CS56L的 1、2、3/4引腳與 PCI9054上的 EECS、EESK、EEDI/EEDO引腳相連，系統啟動時自動檢測 EEPROM，并將初始化配置參數裝入 PCI配置寄存器中，根據本地總線對內存、 I/O端口和中斷等統一劃分空間，自動配置。EEPROM的配置至關重要，其配置不正確可導致整個系統無法運行。

1.2嵌入式邏輯陣列塊（ EAB）結構[4]

嵌入式邏輯陣列塊（ EAB）具有邏輯和存儲功能，在輸入、輸出端口上帶有寄存器的 RAM塊，利用它們可以實現 ROM、RAM、雙端口 RAM和 FIFO等功能設計。每個 EAB模塊均含有 2 K的數據容量，每個 EAB單元中還包括數據區、總線和讀 /寫控制等。數據區是 EAB的核心部分，可根據數據/地址線的不同設置將其配置為 2048×1bit，1024×2bit， 512×4bit，256×8bit等。相應的數據總線可以配置成 8bit、4bit、2bit或 1bit寬，地址總線可以配置成 8bit、9bit、10bit或 11bit寬。而輸入輸出總線相對應，這三條總線都可以設置為同步/異步兩種工作方式。

2. 外擴異步 FIFO的 FPGA實現 [5]

2.1異步 FIFO存儲器的內部結構及工作原理[6]

本設計選擇的 EPF10K10 FPGA內部含有 3個嵌入式陣列塊（ EAB）。為了實現大容量的異步 FIFO存儲器，可以通過內部級聯的方法把多個 EAB模塊進行連接，如本設計把 3個 EAB模塊進行連接，每個 EAB模塊均為 512×4 Bit，連接以后可實現 512×12 Bit的 FIFO存儲模塊，即 FIFO存儲器的容量為 6 KB。圖 2給出了利用 EAB模塊構成 FIFO存儲器的內部結構圖。

從圖 2可以看出，異步 FIFO存儲器包含一個雙端口的 RAM、寫指針（WP）、讀指針（RP）、空標志產生邏輯（ FULL）及滿標志產生邏輯 (EMPTY)。其工作過程是把 PCI9054讀入的內存波形數據緩存到 RAM中，然后根據仿真需要，把波形數據傳送給 D/A轉換模塊。其遵循的原則是寫入數據位數及時鐘與 PCI9054輸出數據位數及本地時鐘（ LCLK）同步，而輸出數據位數及時鐘與 D/A轉換模塊的輸入數據位數及時鐘相一致，且硬件系統第一個讀入的數據為輸出端口讀出的第一個數據，依此類推。由于時鐘頻率的不同，輸入口和輸出口的工作過程彼此是獨立的，即可以同時進行讀寫操作。只要 FIFO存儲器的數據標志位 FULL為非滿狀態，就可以繼續向 FIFO存儲器中寫入數據；只要 FIFO存儲器的數據標志位 EMPTY為非空狀態，就可以繼續從 FIFO存儲器中讀取數據。

2.2異步 FIFO存儲器的 FPGA實現方法

由 EAB構成的 FIFO模塊，只需對其進行編程實現，而無需其它外部元件匹配。設計過程中主要考慮的一是如何實現數據在傳輸過程中不丟失數據，即如何同步異步時鐘信號，避免亞穩態的產生；二是如何正確地判斷 FIFO存儲器的空/滿狀態。
 
 

圖 1 EEPROM 配置電路

圖 2 由 EAB模塊構成的 FIFO內部結構圖圖 3給出了 FIFO存儲器的四種狀態，即：

1）初始狀態：對于本設計而言，即為 WP＝0，RP＝511。此時的 FIFO處于空狀態， RP＝WP－1，不能對其進行讀操作。

1 RP＝WP狀態。FIFO只要再進行一次寫操作就會變成滿狀態。

2 RP＝WP－2狀態。FIFO只要再進行一次讀操作就會變成空狀態。

3 RP＝WP－1狀態，FIFO已經存滿數據，不能對其進行寫操作。



圖 2 由EAB 模塊構成的FIFO 內部結構圖



圖 3 FIFO 四種工作狀態

可以看出，滿狀態和空狀態的 RP和 WP的關系是一致的，均為 RP＝WP－1。但在滿或空狀態出現之前的一個狀態是各不相同的。當 RP＝WP時，由于寫入一個數據而使其進入滿狀態（ RP＝WP－1），而在 RP＝WP－2時，由于讀出一個數據而使其進入空狀態（ RP＝WP－1）。設計中可以根據這一原則通過軟件編程來得到空 /滿狀態標志產生的條件。下面給出一段描述空狀態產生的 VHDL語言程序。

process(wr_clk,reset)

begin  

if reset=1 then  

empty_in<=1; 

 elsif (wr_clk=1 and wr_clkevent) then

if ((rp=wp-2 or (rp=fifo_depth-1 and wp=1)

or(rp=fifo_depth-2 and wp=0)  

and (rd_en=0 and wr_en=1)) then
    empty_in<=1;

elsif (empty_in=1 and wr_en=0) then 

empty_in<=0;
  end if;  

end if;

 end process;

其中：

wr_clk為寫入數據時鐘信號； reset為系統復位信號；empty_in為空標志信號； fifo_depth為 FIFO存儲器深度值，這里為 512；rp為讀數據指針； wp為寫數據指針； wr_en為寫入數據使能信號；rd_en為讀出數據使能信號。
對于異步 FIFO而言，設計過程中還需考慮的一點就是如何消除不同時鐘域的亞穩態。這里主要是對讀 /寫地址采用雷格碼變換，即相鄰地址之間只有一個數據位不同，據此可以很好地減少亞穩態的發生。雷格碼可以通過對 FPGA內部編程實現二進制計數器來完成，即讀地址的雷格碼計數器用讀時鐘，寫地址的雷格碼用寫時鐘，數據輸入端由兩個相鄰二進制的數據位異或產生，這樣就很好地解決了當讀/寫地址指針相同時，由于讀/寫時鐘異步而產生的地址錯誤。下面給出的是讀地址雷格碼程序描述。

process(rd_clk,reset,rd_en)

begin  

if reset=1 then
  rd_gray<="00000000";  

else 

rd_gray(3)<=rp(3);  

rd_gray(2)<=rp(3)xor rp(2);  

rd_gray(1)<=rp(2)xor rp(1);  

rd_gray(0)<=rp(1)xor rp(0);  

end if;
end process;

其中： reset為系統復位信號； rd_clk為讀出數據時鐘信號； rd_en為讀出數據使能信號； rp為讀數據指針；rd_gray為讀雷格碼地址。

3. 結束語 本文根據半實物仿真測試系統的要求，利用 FPGA芯片內部 EAB模塊設計了基于 PCI總線接口的異步 FIFO緩存器。針對異步 FIFO設計中的空 /滿狀態及亞穩態問題，給出了具體的解決方法，主要采用 VHDL語言進行了 FIFO的電路設計，利用 ALTERA公司的 EPF10K10 FPGA芯片實現了該設計，并將這一設計應用到半實物仿真測試系統中進行連續波形數據的傳輸，在實際測試系統中取得了較好的效果。本文作者創新點：在半實物仿真測試系統中，本著模塊化的設計思想，本文利用 FPGA芯片內部 EAB模塊設計了異步 FIFO存儲器，提高了半實物仿真測試系統數據傳輸效率，解決了由于計算機中斷而引起的數據傳輸間歇性問題。

參考文獻

[1] Ravi Budruk，Don Anderson，Tom Shanley. PCI Express系統體系結構標準教材 [M].北京：電子工業出版社，2002：5－30.
[2]尹勇, 李宇. PCI總線設備開發寶典[M].北京：北京航空航天大學出版社，2005：1－14.
[3]  PLX Technology，Inc. “PCI 9054 Data Book” Version 2.0[Z].USA，1999.
[4]李琳，陳勇生 . FLEX10K系列 EAB的應用 [J].國外電子元器件 . 2001（12）：59－62
[5]張志安. 硬目標侵徹引信半實物仿真技術研究[D].南京：南京理工大學，2007.
[6]熊紅兵，陳琦 . 基于 FPGA的異步 FIFO設計與實現[J].微計算機信息. 2006，6－2：216－218