摘? 要: 介紹ESDA的設計流程，給出一個用SPW軟件進行直擴系統的建模與浮點仿真的應用實例，對該直擴系統的性能進行了定性和定量分析。
關鍵詞: ESDA? 擴頻" title="擴頻">擴頻系統? SPW? 建模? 仿真
?
擴頻通信技術以其抗干擾能力強?保密性好?能抗多徑衰落?在采用低信號功率譜密度時對同頻段內其它通信設備干擾小等優點，在軍民用通信領域得到了廣泛的應用。國外已開發出了單片的全數字擴頻處理器，具有很高的集成度和較強的功能，如美國Standford Telecom公司的STEL-2000A。但這類芯片的缺點是靈活性較差，不能滿足某些專用系統的需要，而且開發者不擁有核心技術，容易受制于人。隨著ESDA(電子系統設計自動化)技術和可編程邏輯器件的發展，開發基于軟件無線電技術?且具有自主知識產權的數字擴頻ASIC芯片已變得相對容易。ESDA技術的設計流程為:
·系統建模與浮點仿真
·定點仿真
·VHDL的自動生成
·邏輯綜合
·布局布線和可編程邏輯芯片的配置
首先是建立系統的數學模型" title="數學模型">數學模型，在原理框圖級進行浮點仿真，再考慮有限字長效應將浮點模型轉換成定點模型，通過定點仿真選取合適的定點參數，由定點系統產生行為級或RTL級的HDL描述，這幾步工作可由系統級設計工具完成，如CADENCE公司的SPW 和SYNOPSYS公司的COSSAP;經過行為級與RTL級的綜合后，將HDL描述轉化為實際的門級硬件電路，并對硬件電路進行優化，就能產生門級EDIF網表，這一步由相應的邏輯綜合工具完成，如SYNOPSYS的D.C，Mentor的LeonardoSpectrum，SYMPLICITY的SIMPLIFY;從門級網表中提取仿真信息做門級仿真，經過底層的芯片級設計工具作布局布線和可編程邏輯芯片的配置后，就可實現對該系統的數字化設計和單片集成。芯片級設計工具由所選用的EPLD或FPGA芯片的生產廠商提供，常見的有Altera的Maxplus2， Xilinx的Alliance， Lattice的ispHDL，Actel的Designer。
ESDA以高層次設計方法為主要內容，能對通信系統進行軟件化設計和單片集成，具有廣闊的應用前景，其中系統建模和仿真是最重要的一步。本文以美國CADENCE公司的SPW為系統級設計工具，介紹一個直接序列擴頻系統的建模和浮點仿真。
1 系統的建模
SPW有豐富的模塊庫，涉及DSP?通信?多媒體和雷達等多種領域，用戶可以用標準C語言編寫新的模塊，也可以利用SPW自帶的模塊和用戶模塊組建高層次的多級組合模塊。在BDE(Block Diagram Editor方框圖編輯器)中，用SPW提供的模塊或用戶建立的模塊來構造系統的數學模型，各模塊通過信號線連接，信號流程非常清楚，模塊的參數能自動傳到下層的各個模塊。擬設計的直擴系統在中頻上進行數字化處理，其主要技術參數為:信源數據率32kbps，差分編碼，QPSK調制方式，64位擴頻偽碼" title="偽碼">偽碼，chip速率1.024Mbps，中頻頻率10.7MHz。系統的數學模型由發射部分和接收部分組成，圖1是發射部分的數學模型。
?
?
圖1中數據輸入處理器的作用是將發送實數數據進行串-并轉換，將其從實數轉換為復數(數據速率降低一半)，再旋轉-45°，為差分編碼作準備;差分編碼器將輸入的復數數據的絕對相位轉換成相對相位輸出，避免解調時產生相位模糊，它主要由一個復數乘法器和一個復數延遲單元組成;擴頻模塊主要由兩個實數乘法器和一個偽碼序列產生器組成，它將輸入的每個數據擴展成64位的偽碼輸出，偽碼速率比數據速率高64倍。擴頻偽碼為64位的m序列:
1000000111111010101100110111011010010011100010111100101000110000。本振主要由一個復數振蕩器和一個共軛單元組成，輸出采樣率為45.056MHz?頻率為10.7MHz的正交振蕩信號;QPSK調制器主要由兩個實數乘法器和一個實數加法器組成，它用擴頻后的高速偽碼去調制正交本振信號，輸出采樣率為45.056MHz?載頻為10.7MHz的中頻信號" title="中頻信號">中頻信號;發射模塊由一個中心頻率為10.7MHz?帶寬為2.5MHz的5級巴特沃思帶通濾波器組成，它用來對發射信號進行帶寬限制。最后輸出的是帶限的中頻信號。
接收部分的數學模型見圖2。
?
?
?
????接收模塊的輸入是帶限的中頻信號，它由一個中心頻率為10.7MHz?帶寬為2.5MHz?級數為5的巴特沃思帶通濾波器和一個增益控制器組成。增益控制的目的是保持輸入信號功率的恒定;下變頻器主要由兩個乘法器和兩個積分清洗器組成，積分清洗器的作用等效于低通濾波;數控振蕩器輸出的正交振蕩信號的頻率與控制端的值成正比。當控制值為0時，輸出頻率為10.7MHz;匹配濾波器由前后處理器和相關器組成，相關器由64級延遲單元?乘法器?累加器和偽碼寄存器組成，當擴頻信號的偽碼序列與偽碼寄存器中的偽碼序列(與發射部分一致)實現同步時，相關器會輸出一相關峰;功率檢測器計算復數信號的幅值，并與設定的門限相比較，如超過門限便輸出高電平;符號跟蹤處理器主要由時鐘產生和信號采樣保持兩部分電路組成，它根據功率檢測的結果來產生數據的位時鐘，并對下變頻后的復數信號進行采樣保持;差分解調器將復數信號的相對相位轉換成絕對相位輸出，并旋轉+45°，以方便數據的判決恢復;數據輸出處理器由I?Q支路判決電路(判決門限為“0”)和并-串轉換器組成，它判決恢復出復數數據，并將其轉換成實數數據輸出;鑒頻器根據差分解調后復數信號的相位產生頻率誤差信號，與環路濾波器共同組成AFC的反饋支路。
為了測試系統性能，建立了傳輸信道的數學模型。它模擬從發射到接收過程中所疊加的噪聲干擾和增加的時間延遲信號，主要由常數單元?復數生成器?噪聲疊加器?復數→實部/虛部轉換器?累加器和延時單元組成。疊加的噪聲為高斯白噪聲型，噪聲功率由用戶設定的S/N值確定。傳輸信道的數學模型見圖3。
?
?
2 系統的浮點仿真
系統的數學模型構造完成之后，用Signal Flow Simulator(信號流仿真器)進行浮點仿真。為了減少運算量，仿真只在中頻上進行，每次仿真10000個點。Signal Calculator(信號計算器)可對仿真結果進行進一步的分析，如看信號的眼圖?對信號進行FFT運算進行一些數學運算(如加?減?取log等)。這些有助于改進系統的設計。仿真出的發射信號見圖4～圖7，圖4是在無噪聲情況下輸出的10.7MHz中頻信號(右為時域圖，左為幅頻圖，以下均同)，圖5是S/N=5dB時的中頻信號，圖6是S/N=-5dB時的中頻信號，圖7是S/N=-15dB時的中頻信號。
?
?
擴頻系統的關鍵在于偽碼的捕獲和同步，該直擴系統采用了數字匹配濾波器" title="數字匹配濾波器">數字匹配濾波器來實現偽碼的捕獲和同步，當兩者實現同步時，數字匹配濾波器會輸出一相關峰。噪聲和下變頻頻差是影響相關峰值大小的主要因素。圖8～圖11是在無下變頻頻差的情況下，輸入不同S/N值的信號時，數字匹配濾波器所輸出的相關峰圖。
?
?
?
?
3?系統的性能分析
從仿真結果來看，數字匹配濾波器對擴頻信號的載頻是一個窄帶濾波器，只有輸入的信號為“零中頻”時，才能得到最大的相關峰值。如下變頻頻差不為0，即載頻不為0時，數字匹配濾波器輸出的相關峰值會減小。頻差對相關峰值的影響見表1。
?
?
另外，噪聲和功率檢測門限的設定也是影響偽碼捕獲成功率的重要因素。在不同S/N值?不同下變頻頻差和不同檢測門限時作偽碼捕獲實驗，得到了如表2所示的結果。
?
?
表2中的檢測表示檢測概率，虛警表示虛警概率，單位均為%。門限1?門限2?門限3和門限4分別取為最大相關峰值1440(無噪聲?無下變頻頻差條件下)的2/3?1/2?1/3和1/4。從表2可以看出，當下變頻頻差不超過5kHz時，數字匹配濾波器能對S/N=0dB的擴頻信號正確地進行解擴。
在考察系統整體性能的仿真實驗(考慮突發工作模式，未加AFC環路)中，假設信道只存在高斯白噪聲，輸入信號S/N=0dB，下變頻頻差為1.6kHz的情況下，作10000個數據的傳輸實驗，結果出現58個數據錯誤;而將下變頻頻差改為1kHz后，再作相同實驗，未出現數據錯誤。由此證明，在保持較小下變頻頻差的情況下，即發射機?接收機具有較好的頻率準確度和穩定度時，該直擴系統具有較強的抗干擾能力。
有關其硬件電路設計可參見2001年第1期的“電子技術應用”。
?
參考文獻
1 Links to Implementation Using HDS and Visual Architect.Cadence Inc，1997
2 王秉鈞，孫學軍.現代通信系統原理.天津:天津大學出版社，1991;12
3 Stanford STEL-2000A Data Sheet. Stanford Telecommunication Inc，1994