摘要：介紹一種基于四通道ADC的高速交錯采樣設計方法以及在FPGA平臺上的實現。著重闡述四通道高速采樣時鐘的設計與實現、高速數據的同步接收以及采樣數據的校正算法。實驗及仿真結果表明，同步數據采集的結構設計和預處理算法，能良好抑制并行ADC輸出信號因相位偏移、時鐘抖動等造成的失配誤差。
關鍵詞：交錯采樣；高速采樣時鐘；同步接收；信號處理
0 引言
高速、超寬帶信號采集技術在雷達、天文和氣象等領域應用廣泛。高采樣率需要高速的模／數轉換器(ADC)。目前市場上單片高速ADC的價格昂貴，分辨率較低，且采用單片超高速ADC實現的數據采集對FPGA的性能和PCB布局布線技術提出了嚴峻的挑戰。
利用時間交叉采樣原理，對同一信號用多個相對較低速的ADC并行采樣是可行的。本文針對某項目要求構建了四路采樣率為400 MHz的ADC和高性能FPGA接口處理平臺，實現1．6 GHz數據采集。著重討論了ADC采樣時鐘的設計、數據同步接收和校正預處理等關鍵技術，并提出軟硬件優化方案。
1 采樣系統設計
1．1 多ADC并行采樣原理
時間交叉采樣原理基于使用多片相對低速的并行ADC實現高速數據采集。m路ADC中每一片ADC的采樣頻率是整個系統采樣頻率的1／m，通過算法調整可使每一路通道時鐘具有固定相位差，采樣數據經多路排序合并后，可達到一路ADC采樣速率m倍的效果。圖1是四路采樣時序結構，理想條件下各路時鐘相位依次相差90°。
1．2 時鐘設計
外部時鐘信號經“時鐘分配模塊1”轉換成兩路同相差分時鐘信號，一路送“時鐘分配模塊2”，另一路經PCB走線移相90°后送“時鐘分配模塊3”。模塊2，3各輸出兩路180°相差時鐘信號，最終得到依次相差近似90°的四路ADC采樣時鐘。
四路時鐘信號并非嚴格均勻相差90°，各路獨立進入“相位調整電路”微調。相位微調電路由可編程移相LC網絡組成，FPGA獨立控制四路調整電路，使相位時延控制在200～300 ps范圍。時鐘分配及調整電路結構如圖2所示。
1．3 數據接收和存儲
ADC輸出數據速率為400 MHz，與之相對應的隨路時鐘為200 MHz，利用DDR方式接收數據。FPGA內部PLL產生的四路時鐘信號的上升沿和下降沿都對輸入數據進行實時采樣，數據與采樣時鐘之間保持一定的相位差，以滿足同步時序的數據建立時間(Tsu)和保持時間(Th)，如圖3所示。
通過FPGA輸入模塊IDDR映射生成內部寄存器接收數據，并由異步FIFO實現內部時序同步和存儲。ADC采樣數據的有效位是14 b，利用FPGA軟核生成的FIFO寬度和深度可分別設置為28 b和128，其中高14位[27：14]存儲奇數時刻的采樣數據，低14位[13：0]存儲偶數時刻的采樣數據，數據存儲如圖4所示。
2 數據預處理
2．1 時間交叉采樣引起的誤差
在圖1所示的多通道并行時間交叉采樣的數據采集系統結構中，各個子通道間數據不可能完全匹配，主要會產生三種誤差：
(1)由于各個子通道ADC的增益不一致而引起的增益誤差(Gain Error)；
(2)多相時鐘設計不完全理想以及PCB板線路走線延遲不一致引起的采樣時刻偏離帶來的時間相位誤差(Time Skew Error)；
(3)各通道ADC基準電壓不一致而引起的偏置誤差(Offset Error)。
以正弦信號為例，令輸入信號S=Acos(2πfint)+θ。其中：A，fin，θ分別為輸入信號的幅度、頻率和初始相位。若系統總采樣率為fs，經m片ADC時間交叉采樣后第k個子通道的輸出為：
式中：0≤n
在本文的設計中，經過模擬前端多相時鐘電路設計，時間相位誤差可以忽略，且ADC的基準電壓由同一電源供電，偏置誤差也可忽略，在此，利用DFT變換校正增益誤差。對于只有增益誤差的第k個子通道的輸出信號yk(n)=gkAcos[2πfin(mn+k)／fs+θ]，做N點DFT得：
以第一個子通道的增益go為校正的起始標準，則第k個子通道的相對增益誤差為，因此，經過增益誤差校正輸出信號為：
3 實驗仿真結果
圖5是經過FPGA內部映射之后的時序仿真圖，可以看到經過精心設計的多相時鐘技術以及合理的同步接收使信號的采集效果良好。
圖6是采集得到的數據經過增益誤差校正前后的頻譜對比圖，可以看到在40 MHz處，雜散得到了明顯的抑制。其中，模擬輸入信號的頻率為20 MHz。
4 結語
針對高速并行ADC時間交叉采樣技術對多相時鐘信號的高要求以及采集數據的誤差，介紹了多相時鐘設計的一種方法和利用FFT技術實現對增益誤差的校正。通過實驗仿真證明，該設計能夠有效提升數據采集系統的性能。