文獻標識碼： A
文章編號： 0258-7998(2011)02-0052-05
UWB技術近年來受到了學術界和產業界的廣泛研究和關注，而線性調頻超寬帶(Chirp-UWB)因為具有發射功率譜密度低、被截獲概率小、傳輸距離遠、抗多徑能力強和測量精度高等優良特性，逐漸成為超寬帶領域的研究熱點。
產生高性能的Chirp-UWB信號是Chirp-UWB高效通信的關鍵因素。以前獲得線性調頻信號主要借助壓控振蕩器(VCO)方法和聲表面波(SAW)方法。但由于模擬方法存在信號時寬帶寬積固定而不靈活、線性和自相關性不理想和對環境溫度比較敏感等缺陷，難于產生高性能的線性調頻信號，逐漸被高速發展的數字方法所取代。但受數字器件速率的限制，目前尚無法直接在VHF／UHF頻段產生超寬帶線性調頻信號。文獻[1-2]采用直接數字頻率合成結合倍頻的方式實現了超寬帶線性調頻信號的產生，但數字部分都是基于查找表法，需要耗費大量的ROM資源(2n×n bit，n為相位位寬)。為此，本文提出了一種基帶數字部分采用CORDIC迭代算法實現，模擬部分利用正交上變頻結合倍頻技術，產生帶寬和掃頻周期可控的可變速率Chirp-UWB信號的設計方案。
1 系統結構
利用FPGA實現CORDIC迭代運算，并結合正交上變頻與倍頻技術產生Chirp-UWB信號的系統結構如圖1所示。
為了保證高過采樣率并產生足夠寬的大帶寬基帶數字Chirp信號，利用Altera公司的鎖相環IP核對FPGA的內部時鐘進行倍頻，輸出高頻穩定的參考時鐘來控制相位累加器和CORDIC迭代運算模塊的工作，進而產生I、Q兩路基帶數字Chirp信號。該信號經過雙路DAC數模轉換后，再通過正交上變頻調制以及倍頻，產生滿足超寬帶帶寬要求的Chirp-UWB信號。由于FPGA是可編程器件，該系統中的頻率增量和時寬控制器都可編程控制，所以該方式產生的Chirp-UWB信號帶寬和時寬都是可控的，在設計上具有很大的靈活性。
2 基帶數字信號的設計與實現
2.1 相位累加器的設計
由信號理論可知，線性調頻脈沖信號可以表示為：
根據式(3)設計如圖2的相位累加器。該累加器具有可編程功能，通過改變頻率增量和時寬控制器的值，可以產生所需帶寬和時寬的Chirp信號。本方案中，每符號周期內前半周期進行下掃頻，后半周期進行上掃頻。下掃頻時，頻率增量和頻率寄存器輸入累加器的值都為負值；上掃頻時上述值則取相反的符號。并且頻率寄存器的初始值設為(m-1)μ″mod 2n，相位寄存器的初始值設為(m-1)2μ″mod 2n。
當迭代次數n確定時，An為常數，當n趨于無窮大時，An的值收斂為0.607 25。
綜上可知，如取初始值x0=An，y0=0，相位累加器輸出作為z0的輸入，每次旋轉的基本角度θi已知，根據式(5)，經過n次旋轉后，可以得到xn=cosz0，yn=sinz0，即可得到相位累加器輸出相位的正余弦值。但根據WALTER J收斂推導，經過n次旋轉后只能獲得-99.9°～99.9°的正余弦值。如果要在整個直角坐標系工作，還需要把其他角度映射到-π/2≤θ<π/2上。本方案中，相位累加器輸出相位的位寬為16 bit，CORDIC迭代運算輸出正余弦值的精度也為16 bit。為了減少處理規模和迭代次數，以降低設計復雜度和系統功耗，本方案利用正余弦值在四個象限上的對稱性，只處理0～π/2的值，即相位低14 bit的值，再根據相位最高2 bit的值映射到對應象限，輸出相應的正余弦值。
本文選用的FPGA是Altera公司Stratix III系列的EP3SL200F1152C3N[5]。該類型FPGA高速差分I/O最高速率可以支持1.25 Gb/s，內部時鐘頻率為100 MHz。但由于需要產生信號的帶寬達100 MHz，其時鐘滿足不了采樣率要求，系統利用Altera公司的鎖相環IP核對FPGA的內部時鐘進行4倍頻，產生頻率為400 MHz的參考時鐘。該時鐘控制相位累加器和CORDIC迭代運算模塊的工作，輸出所需時寬的Chirp信號。當工作時鐘為400 MHz、頻率增量為0x0010、時寬為0x0800時，將得到頻率從直流到100 MHz、時寬為5.12 μs的Chirp信號，如圖4所示。圖4是利用Quartus II 8.0軟件上自帶的SignalTap II Logic Analyzer通過JTAG對FPGA內部數據進行采樣所得到的CORDIC迭代運算輸出的Chirp信號。
為了更好地分析所產生信號的性能，再次運用SignalTap II Logic Analyzer，通過JTAG對FPGA內部數據進行采樣，并利用MATLAB軟件讀取并分析該信號的線性和自相關性。從圖5可以看出所產生信號的線性和自相關性與理論值基本吻合，性能良好。
3 寬帶模擬信號的設計與實現
利用FPGA實現CORDIC迭代運算的方法只能產生帶寬為100 MHz的基帶信號。如果要產生帶寬滿足超寬帶要求的Chirp-UWB信號，還需通過正交上變頻和倍頻技術對基帶信號頻譜進行擴展。
正交上變頻調制由于使用了模擬單邊帶調制電路，難以保證I、Q兩路信號直流分量和幅相的一致性。這勢必會引起載頻泄漏和鏡像分量，造成輸出信號雜散分量增加，影響信號的頻譜質量。這些影響將隨著倍頻而加劇，進而嚴重影響接收端脈沖壓縮的效果。所以設計中需要解決的關鍵問題是保證I、Q兩路輸入信號幅相的高度一致，以及最大限度地抑制兩路信號直流分量的差異。
綜合以上考慮，本系統選擇如下器件實現了數模轉換、正交上變頻、倍頻以及濾波功能：
(1)高速DAC選用ADI公司的雙通道16 bit數模轉換器AD9779[6]，其最高采樣率達1 GS/s。該芯片不但集成雙通道DAC，節約空間，降低了功耗，也集成了增益控制和失調校準功能。通過對I、Q兩路增益的調整，保證了I、Q兩路輸出信號的直流分量和幅相的高度一致性，為正交上變頻提供了穩定可靠的模擬信號源。圖6是通過Tektronix公司TDS3052B型號示波器觀測基帶數字信號經過DAC數模轉換后輸出I、Q兩路模擬信號的時域波形圖。
(2)正交上變頻器選用ADI公司的ADL5372[7]。該芯片信號輸入輸出均為差分形式，且具有良好的幅度平衡性(I/Q幅度平衡：0.09 dB)、相位一致性(I/Q相位誤差：0.21°)和較高的載波抑制能力(45 dB)?；鶐盘柦涍^正交上變頻后，形成了中心頻率為1.2 GHz、帶寬為200 MHz的中頻信號。圖7是通過惠普公司E4405B型號頻譜儀觀測到的中頻信號頻譜。從測試結果可以看出，放大之前信號對帶外雜散和諧波的增益均超過40 dB。
(3)倍頻器選用Mini公司的AMK-3-452+[8]，該芯片輸入頻率范圍為1.0 GHz~1.5 GHz，輸出頻率范圍為3.0 GHz~4.5 GHz，對二次、四次諧波抑制高達55 dB，對三倍頻輸出信號衰減15 dB。三倍頻后，輸出中心頻率為3.6 GHz，帶寬為600 MHz的Chirp-UWB信號。
(4)由于倍頻器沒有對輸入信號進行濾波，在倍頻器的輸出后面增加了Mini公司HFCN-3100+型號的高通濾波器，它對帶外信號的抑制達到30 dB。從圖8中可以看出，信號帶外抑制接近30 dB，可以滿足系統正常通信要求。
4 系統性能和非理想因素分析
4.1 系統性能分析
該系統工作時鐘為400 MHz，最大頻率分辨率為：400 MHz×(1/216)=6.104 kHz，產生基帶chirp信號的帶寬范圍為4 MHz～100 MHz。當Chirp基帶信號的掃頻帶寬為B0時，其時寬可以表述為：
其中fs為采樣頻率，N為相位位寬，μ″為頻率增量。對于產生基帶帶寬為100 MHz的chirp信號，當頻率增量μ″=1時得到掃頻信號的最大時寬，Tchip=40.96 μs；當頻率增量μ″=128時得到最小時寬，Tchip=0.32 μs。因為當μ″>128時，基帶采樣點之間的頻率間隔將大于128×6.104 kHz=781.25 kHz，經過上變頻和倍頻后，頻率間隔將進一步增大，反映到輸出信號上的特征是信號頻譜不連續，脈沖壓縮增益和頻譜壓縮增益急劇下降。所以該系統產生帶寬為600 MHz（基帶100 MHz）的chirp-UWB信號的最低碼片速率為24.414 Kchip/s，最高碼片速率可以達到3.125 Mchip/s，碼片速率的步進為24.414 Kchip/s。
4.2 系統的非理想因素分析
系統的每個組成部分都可能存在非理想因素。本文主要針對CORDIC算法、DAC、正交調制器和倍頻器存在的非理想因素做一定的分析。
CORDIC算法的非理想因素主要由流水線結構中的移位器和累加器位數有限和流水結構級數有限造成。前者導致舍位誤差，后者造成旋轉角度誤差。對于chirp信號，因為頻率隨著時間改變，每次累加的相位值不同，不易產生周期性誤差信號，所以在頻域上不會形成雜散頻率分量，但會抬高系統的整體噪聲。在本方案中，CORDIC迭代運算流水結構為13級，移位器和累加器位寬為16。經過13次迭代后收斂，角度誤差小于0.005 493°，幅度誤差小于10-6。
DAC的非理想性是指DAC的積分非線性、差分非線性、DAC轉換過程中出現的毛刺、時鐘泄漏和上升時間、下降時間等[9，10]。低速數模轉換時，DAC的非理想性對輸出信號的影響主要來自幅度的有限位量化，影響不顯著；但隨著時鐘的提高，DAC的非線性會逐漸成為影響頻譜質量的主要因素，特別是當DAC的上升時間和下降時間與時鐘頻率可以比擬時，DAC的動態特性會給輸出信號頻譜帶來雜散分量。本方案中，雙通道16 bit DAC采樣率在380 MS/s~460 MS/s范圍時，輸出信號相對穩定，具有73 dBc的增益。為了最大限度地減弱非理想因素對DAC運行的影響，本方案做了如下工作：
(1)DAC與FPGA共用一個400 MHz的時鐘源來保證其運行的同步。
(2)要求DAC兩路輸入輸出的布線長度一致以減少兩路輸入輸出信號幅相的差異。
(3)對DAC設置2倍插值以提高過采樣增益。
(4)利用DAC自帶的增益控制和失調校準功能來提高兩路輸出信號幅相的一致性。
正交調制器的非理想因素主要是由輸入I、Q兩路正交基帶信號的直流偏置差異和幅相不平衡引起載頻泄漏和鏡像分量[11]。載頻泄漏對于信號頻譜的影響表現在頻譜中央出現單根譜線，鏡像干擾則表現為帶內出現粗糙起伏。在本方案中，對鏡像和載漏分量的抑制大于-41 dB，鏡像和載漏經匹配濾波后趨于發散，主要形成噪聲基底，所以對信號的脈沖壓縮和頻譜壓縮性能影響很小。但當正交調制器對鏡像和載漏的抑制小于-35 dB時，經過倍頻后鏡像和載漏的影響將得到放大，對輸出信號頻譜質量影響嚴重。另外，經M次倍頻后，信噪比和雜噪比都將損失20lgM dB[12]。
本文利用CORDIC迭代運算結合正交上變頻和倍頻技術，實現了帶寬和時寬可控的可變速率Chirp-UWB信號產生系統。相對于采用查找表法實現相同帶寬、相同精度的基帶線性調頻信號，CORDIC算法多消耗了0.5%的邏輯單元，但節省了13%的存儲器資源,并且所產生的信號同樣能達到查找表法產生信號的性能，且參數設置更為靈活。經測試，該方案產生的信號波形穩定，輸出信號的脈沖壓縮和頻譜壓縮性能良好，已成功應用于某超寬帶通信系統。
參考文獻
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