雷達系統日趨復雜，種類繁多，系統的設計、生產和維護變得越來越困難。如果對雷達性能的測試都采用真實的目標給雷達提供測試信號，成本較高。雷達系統模擬結合現代仿真技術和雷達技術，用軟件建立符合用戶需求的模型，具有靈活性和經濟性的優點。雷達目標模擬是雷達系統模擬的重要組成部分。利用DSP／FPGA的高速計算性能、直接數字合成(DDS)技術和數字射頻存儲(DRFM)技術，可以實現相位編碼、線性調頻、非線性調頻等多種復雜方式下的目標回波信號的實時模擬，檢測雷達的跟蹤精度、角精度等指標。

1 功能及系統組成
    所設計的多目標雷達模擬器為配合某型寬帶雷達系統進行設備調試和功能檢查。模擬器將雷達發射波形經延遲、幅度相位調制和多普勒頻移等形成模擬目標回波，通過天線發送或直接注入給試驗雷達系統。目標回波信號包括目標的距離、角度、速度、雷達散射截面積(RCS)、一維距離像等信息。
    系統總體指標要求如下：雙通道輸出；頻率范圍為5．2～5．8 GHz；窄帶瞬時帶寬為10 MHz；寬帶瞬時帶寬為500 MHz；目標數目1～22個；幅度控制范圍為0～127 dB，量化單位不大于0．5 dB；RCS幅度控制速率為1μs，距離變化幅度控制1 ms；目標延遲時間：2～4 000μs；多普勒頻移范圍±400 kHz；相位噪聲不大于-90dBc／Hz@1 kHz；窄帶時雜散電平不大于-55 dBc；寬帶時雜散電平不大于-45 dBc；距離模擬精度≤1．5 m；多普勒模擬精度<1 Hz；輸入功率為-45～+30 dBm；輸出最大功率20 dBm。
    C波段雷達目標模擬器由微波分系統、基帶分系統、寬帶分系統、電源控制分配組件和軟件等組成，如圖1所示。微波分系統包括接收組件、發射組件、頻率源組件和電源等?；鶐Х窒到y主要由主控計算機、數字管理單元(DMU)、接口控制單元、雙通道可編程數字延遲線(PD-DL)、時鐘產生和分配電路、中頻調制解調組件和電源等部分組成。窄帶目標模擬主要由基帶分系統和微波分系統實現。

    寬帶目標模擬主要由基帶分系統控制寬帶分系統實現，如圖2所示。輸出通過微波分系統與窄帶目標信號一起輸出。電源控制分配組件完成系統主電源的控制、分配、保護和指示等功能。

2 目標回波模擬
2．1 窄帶目標回波產生
    本寬頻帶射頻模擬器接收雷達系統的發射信號、控制信號和參考信號。系統輸出模擬窄帶目標回波信號前，在主控計算機上加載所有目標、誘餌的運動軌跡參數，如延遲參數和徑向運動速度，以及每個目標、誘餌的幅度／相位目標特性文件。
    仿真開始后，DMU按照雷達系統發出的模式、參數和觸發信號，分別控制窄帶系統中的雙通道PDDL和中頻調制組件產生基帶延時目標信號，通過發射組件實現上變頻和雷達目標的距離、幅度調制控制，濾波后形成窄帶目標回波信號輸出，如圖3所示。

2．2 寬帶目標回波產生
    寬帶目標回波的產生通過對預先存儲在存儲器中的雷達寬帶LFM的基帶分量和目標特征參數直接計算，實時生成多散射點合成目標的波形數據實現。如圖4所示，寬帶分系統中的所有信號都與試驗雷達系統的參考信號同步，保證回波信號與雷達系統相參，實現正確的模擬。

    輸出寬帶目標回波信號前，在計算機上加載輸出目標散射點的運動軌跡參數和目標特性文件。當雷達系統發射寬帶LFM信號時，寬帶目標回波的基帶數據由DSP計算并加載到任意波形發生器(AWG)的存儲器中。DMU產生寬帶分系統的延時觸發脈沖和波形選擇信號，控制AwG輸出模擬基帶回波信號，將該基帶信號進行正交調制后，通過上變頻就得到寬帶信號的目標回波。目標特征數據通過CompactPCI總線加載到DSP中參與波形計算。
    寬帶回波信號的更新率決定于AWG的數據更新率。這種數字方法原理簡單，模擬目標靈活，精度非常高，信號質量較高。缺點是成本較高，實時性受硬件速度、波形復雜度等限制，不容易提高。

    如圖5所示，DSP模塊中有兩個TMS320C6455高性能DSP、存儲器和大規模FPGA，完成特征數據接收、波形計算更新和數據傳輸等功能，是AWG的核心控制部分。AWG模塊的FPGA采用Xilinx公司的XC4VLX25-FF668。IQ信號通路的DAC選用兩片Atmel公司的1GHz 10位TS86101G2B，且兩路DAC相互獨立且保持信號的同步。其單路瞬時帶寬可達400 MHz，與正交調制器配合可輸出復雜的調制信號。

3 系統工作流程
    系統初始化完成后，設備進行加電自檢。自檢通過后由系統操作員進行仿真場景文件加載，包括系統參數、目標數量、軌跡、目標特性等。啟動仿真后，模擬系統中的寬帶和窄帶分系統是同時工作的，受基帶分系統中的DMU的控制，如圖6所示。

4 DSP軟件實現
4．1 基帶分系統的數字管理單元
    DMU是系統的核心控制單元。DMU采用CompactPCI接口，板載總容量4百萬門的Xilinx Vhrex-2Pro FPGA，所采用的DSP為TI的TMS320C6416系列，處理器頻率為600 MHz，同時板上提供了1 GB大容量的DDR存儲器。
    為了模擬試驗雷達的回波信號，必須要在基帶上對雷達探測射頻信號進行相位和頻率的調制，并且還要根據雷達所在場景的不同對回波信號做一定的延遲。DMU通過CPCI單板內的DSP將相關的場景參數，如目標數量、目標延時、目標速度、回波的幅度和相位特征調制等相關參數實時加載到FPGA內部，然后通過FPGA控制PDDL產生所被探測目標的延遲回波信號。DSP控制DDS子板完成信號的相位特征調制，并完成多普勒頻率偏移調制，通過對中頻調制解調組件的幅度控制來實現幅度特征調制。
    目標的特征調制數據以．tea文件格式預先存儲在操控計算機的硬盤。仿真運行時，主控計算機通過CompactPCI接口連續寫入DMU，DMU將其中的幅度數據通過CPCI接口的J4／J5輸出到中頻調制組件實現對目標信號的幅度特征調制。DMU板載的DDS模塊通過FPGA接口，采用AD9858實現，工作時鐘頻率為1 GHz。3塊DDS子板用以接收通道的本振產生和發射雙通道的本振輸出，如圖7所示。

4．2 寬帶分系統的任意波形發生器
    寬帶分系統的探測目標為成像目標，試驗雷達所發射的信號為500 MHz帶寬的線性調頻波LFM，其脈寬為128／256／512／1024μs。
    按照雷達發射寬帶LFM射頻波形的參數，采用預先存儲LFM的I／Q基帶分量數據在DSP的片外DDR的方法；在雷達場景參數、目標參數有更新時，DSP利用ED-MA操作將片外DDR的基帶IQ波形數據搬移至DSP的L2存儲區，與目標幅度特征參數進行乘累加運算，同時將目標延遲信息調制到基帶波形。DSP實現I／Q數據預先存儲的方法須借助寬帶上變頻單元的DDS實現頻率、相位實時調制。
    在一次仿真過程中，目標散射點個數不發生變更。散射點的模擬個數為0～5個；0表示沒有成像目標需要仿真。而對于一次仿真過程，目標散射點的延遲、幅度、速度參數會以數據幀的方式提前下發到寬帶分系統兩片6455DSP的片外DDR存儲區做I／Q分量計算；存儲區的基地址為0xE0000000。每幀數據包含16個雙字；按照最小場景更新周期10 ms計算，30 min仿真時間需要加載的參數總量為約11 MB的數據量。
    根據雷達發射機可能選用的參數，利用CCS軟件進行任意波形算法的設計驗證、運行時間估算及程序優化，提高目標特性數據的實時計算速率，滿足雷達場景更新要求小于等于100 ms。仿真的控制主要包括仿真過程中標志寄存器的復位以及每次仿真所涉及的目標散射點個數。兩片DSP定義的仿真控制寄存器的基地址DSP_BaseAdd都為0x009FFE00；另外，DSPA的CE4空間映射有FPGA的片內寄存器。C6455 DSP的C程序如下：
   
   
    上電后，TMS320C6455首先完成PLL、EMIFA、DDR2的時序配置。AWG板雙C6455 DSP的主頻都為1 GHz；板上所載的IDT的雙端口RAM IDT70 T3509有3片。其中兩片位于兩片6455 DSP之間，各自端接兩個DSP的EMI-FA總線，主要用于雙DSP之間的數據交換，另外一片兩端都端接在FP-GA，沒有直接和DSP EMIFA接口連接。文中的任意波形發生器的IQ通道特征數據的計算不會涉及到DSP之間的數據交換，故寬帶目標的雷達回波IQ數據寫入到FPGA片內的2K字的DPRAM中。

5 總結
    本模擬器是采用的是操控計算機加DSP和FPGA的組合結構。DSP信號處理技術要充分利用DSP的信號處理庫和內聯函數，并合理地進行功能分割以進行充分的優化，這樣才能得到最優的總體性能。