2 PCB設計
　　對高速系統而言，如何避免信號間串擾、最大限度地保證信號的完整性，在PCB的設計時需要周詳考慮。ADC是模數混合集成芯片，除了一般高速電路PCB設計措施^[4]外，還從以下幾個方面做了重點考慮。
2.1 電源和地的設計
　　ADC9430的供電[2]分為數字3.3V和模擬3.3V兩種，時鐘芯片SY100使用3.3V模擬電源，FPGA需用數字3.3V I/O電壓和1.5V核電壓。考慮工作電流和電源噪聲等指標，設計中選用電源調整芯片LT1763和MIC29302提供相應的模擬和數字電壓。
　　考慮到PCB上數字信號均采用差分對傳送，地的處理參考評估板^[2]采用了模擬地和數字地不分割但模擬和數字器件嚴格分區的方式，以保證每個信號都有最小的回流路徑^[4]。
　　為了保證電源良好的高頻噪聲抑制能力和實現一個低阻抗接地系統，四層PCB板中，2、3層為電源層和地層。電源線盡　量寬，元件層和背面信號層做敷銅填充接地處理。這樣能減少電流密度，同時電源線和地層形成的大電容能起到良好的退藕作用。為減少連線電感，退藕電容應盡量靠近芯片電源引腳。
2.2 信號輸入電路設計
　　信號輸入電路主要完成輸入模擬信號的單端轉差分功能和匹配器件與傳輸線阻抗。由SMA頭輸入的單端信號經射頻變壓器ADT1-1WT轉為差分信號，之后經過低通和隔直后送入AD9430。為了避免引入噪聲，輸入電路沒有任何有源器件。同時為了減少兩路模擬信號的不平衡度，也沒有采用功分器。
2.3 時鐘電路設計
　　由于兩片ADC9430交錯采樣時鐘高達200MHz，為了實現兩片ADC9430的等間隔采樣，設計中對兩路時鐘的占空比、抖動、頻率、相位等都有很高的要求^[2]。
　　實際設計中，將外部400MHz時鐘信號2分頻為200MHz作為輸入AD9430的時鐘輸入，這樣可以保證時鐘信號50%的占空比， 實現ADC9430的等間隔采樣（ADC9430內部也采用時鐘上下沿交錯采集技術）。
　　ADC1所需差分采樣時鐘由芯片SY100的同相和反相輸出端共同提供，交換同相和反相輸出端順序則構成ADC2的時鐘輸入。這樣就杜絕了因使用功分器和反相器而引入的兩路時鐘不平衡，最大限度地保證兩路時鐘的相位關系。同時SY100本身的結構簡潔，使得輸出的差分時鐘信號有精度高和抖動小的優點。
　　為減小其他信號對時鐘的干擾，專門為時鐘信號設計了單獨的信號電流回流路徑。
2.4 LVDS傳輸方式
　　LVDS是一種低擺幅的差分信號傳輸技術，具有終端適配容易、功耗低、由fail-safe特性確保的高可靠性以及低成本等諸多優點，很適合高速數據傳送。同時LVDS驅動和接收器不依賴于特定的供電電壓，因此很容易遷移到低壓供電的系統中，且性能不變。
　　由于兩片ADC輸出數據速率高達4.8Gb/s，為了降低串擾，ADC與FPGA之間的信號傳輸以及FPGA數據輸出均采用LVDS規范^[3]。
2.5 阻抗匹配和布線
　　在高速電路設計中，阻抗匹配是保證信號完整性的重要條件。對于模擬信號和時鐘信號輸入電路，采用50?贅交流阻抗匹配方式。布線采用3W原則，即線距和線寬保持在3倍以上。LVDS傳輸線路的阻抗匹配和布線應符合規范要求。
3 誤差分析與校正
　　多路ADC通道失配會使轉換結果產生失真并降低有效數據位數（ENOB），而設計TIADC必須面對和解決這一問題。通道失配誤差種類很多[5，6]，對ENOB影響較大的可校正因素主要有ADC增益誤差、通道間直流偏移誤差以及時鐘相位誤差導致的非均勻采樣。針對以上誤差，可以分別從硬件和軟件算法上進行校正。
3.1 ADC增益誤差
　　增益誤差表現為兩路ADC輸出信號的幅度差異，可通過對轉換輸出乘上一個增益系數來校正，但是要在FPGA中實現大于200MHz的乘法運算代價很大。
　　從硬件角度考慮，由于ADC 轉換的量化電平正比于參考電壓，所以只要調整器件參考電壓即可控制轉換增益，實現原理如圖2所示。為了保證兩路參考電壓的相干性，圖中以ADC1的內部參考電壓V_ref1為基準，經過精密運放調整后得到ADC2的參考電壓V_ref2。ADC9430的參考電壓模式^[2]有兩種，通過相應引腳來控制，如圖2中的SENCE引腳，懸空為內部參考電壓模式，置高電平則由外部提供參考電壓。

3.2 通道間直流偏移誤差
　　本質上，當電路設計采用交流耦合時并不存在直流偏移，但是當差分信號對地阻抗不相等（變壓器抽頭不對稱、耦合電容不等值等原因）時，會在ADC 輸入端產生共模信號，該共模信號造成ADC的直流偏移。解決該問題需對每路ADC輸出數據減去直流偏移量。如式(1)所示，通過對i(i=1，2)路ADC的輸出數據li(n)求均值可估計直流偏移量di。計算如下：
　　
　　式(1)中，E{}表示均值運算。直流偏移會受溫度變化的影響，該偏移量必須在系統估計。
3.3 相位、增益、直流偏移誤差的同時校正
　　當采樣率滿足f_s=4f₀/(2l+1)且f_s≥2B(其中f₀、B分別為信號中心頻率和帶寬，l=0，1，2，…)時，可以把該兩路ADC看作數字正交化采樣。信號后續處理如果采用正交數字下變頻時，兩路ADC的相位誤差同樣反映在下變頻輸出的 I、Q兩路信號中，于是可以對I、Q兩路信號進行正交化校正，實現對ADC和下變頻誤差的同時校正。
　　采用Gram-Schmidt正交化，設I、Q兩路信號為：
　　
　　由此得到的校正算法流程如圖3所示。詳細誤差分析和其他的校正方法^[5-7]在此不作贅述。

4 ENOB實測結果
　　有效數據位數(ENOB)是ADC的關鍵指標之一，采用FFT測量方案，如圖4所示。高速ADC所需外部400MHz時鐘由頻綜儀提供,模擬測試信號由任意波形發生器提供近滿功率的單音信號^[2]，測試中采用外同步技術保證信號源與時鐘源相參，輸出數據由后續信號處理板上FPGA內部邏輯分析儀得到。

　　ENOB計算如下：
　　ENOB=(SINAD-1.76)/6.02　　　(8)
　　式(8)中，SINAD為信號的實際信噪比^[1]（噪聲包括高次諧波失真、雜散和寬帶噪聲等），可通過對輸出數據做FFT后計算得到。TIADC輸出數據幅度譜如圖5所示。由圖5知，經過校正后，直流分量已消失，幅度、相位誤差引起的頻率雜散分量也得到較好的抑制。