文獻標識碼： A
文章編號： 0258-7998(2012)03-0057-03
目前，正交頻分復用OFDM(Orthogonal Frequency Division Multiplexing)技術已經成為未來寬帶無線接入系統的基本實現技術之一，其抗多徑衰落和高頻帶利用率的優點被廣泛應用于無線通信系統中，是解決高速數據在無線信道中傳輸的首選方案[1]。
FFT_IFFT處理器是OFDM系統中數據處理的核心單元，是OFDM系統中數據正交調制和解調的關鍵。本文設計實現了一種用于P2P移動無線通信手持終端產品，采用單碟形4路并行結構，兼容802.11g協議，可配置FFT_IFFT處理器，在處理速度、實現面積、功耗方面均滿足802.11g系統及手持移動無線通信終端的要求。
2.2 FFT/IFFT可配置方案
由基4算法分析可知，要分別完成1 024、256、64點的FFT計算，需要的迭代級數分別為5、4、3級。由于1 024點的FFT運算可分解為4個256點的FFT運算，而256點的FFT運算又可分為4個64點的FFT運算，64點的FFT運算經過3級迭代就可求出?？梢酝ㄟ^簡單的模式控制實現多點數的配置，如圖2所示。其中5級蝶形計算單元，每級蝶形單元結構一致，采用順序蝶形計算，當選擇模式0時，數據直接送入第一級，進行1 024點的5級運算；選擇模式1時，數據通過選擇器跳過第1級，數據送入第2級，從而完成256點的4級迭代運算；選擇模式2時，數據通過選擇器跳過第1級和第2級，數據送入第3級，從而完成64點的三級迭代運算。這樣就可以正確簡單地實現系統要求的配置要求。
2.3 基本蝶形運算單元設計
蝶形運算單元的設計是整個FFT/IFFT處理器設計的關鍵。完成蝶形運算的一次復數乘法包含4次實數乘法和2次實數加、減法，如果將乘數擴大1位，可將計算化簡為3次實數乘和5次實數加/減法。為了提高處理速度，本設計采用四級流水線處理方式，有效地減小了關鍵路徑時延。蝶形單元的數據從RAM輸入及輸出到RAM需要2個時鐘周期，這里引入2級流水；對輸入數據的實部和虛部分開并行計算，一次復數乘法只需3個乘法累加器即可完成，用4個加法器及4個減法器即可完成基4蝶形單元后續數據處理，再次引入二級流水。整個蝶形單元處理時間為4個周期，采用四級流水線結構后，以較小的資源代價有效提高了處理器的時鐘頻率。
2.4 乒乓RAM設計
為了滿足無線移動通信要求，實現對連續數據流和突發數據流的處理，本文設計的FFT/IFFT處理器采用了輸入、輸出雙乒乓結構，保證了系統高吞吐率的要求。設計共使用4組RAM（RAM0～RAM3），每組RAM劃分為4塊存儲器。輸入數據寫入RAM0組中的4塊存儲器，寫完后開始寫入RAM1，與此同時，從RAM0組中讀出數據送入蝶形單元進行計算，其結果按照同址計算規則寫回相應的地址，直到M級蝶形運算完成后，最終的計算結果寫入RAM2。RAM2寫滿后，即可從RAM2讀出計算結果，同時RAM1組中的數據將被讀出送入蝶形單元進行運算，其運算結果按照同址運算規律送回RAM1存儲，M級蝶形運算完成后，最終結果寫入RAM3組，RAM3寫滿后即可從中讀出運算結果。
2.5 無沖突并行地址設計[4]
4路并行數據處理結構需要保證每次讀取的一組數據分別存儲在不同的RAM中，否則在數據讀取時會產生地址沖突[5]。本設計中RAM地址采用二維地址，其中地址x表示每塊RAM中數據地址，y表示數據來自RAM塊的標號。
3 FPGA實現及測試分析
本文FFT/IFFT處理器采用Verilg硬件語言描述，在Mentor公司的Modelsim仿真平臺上進行了RTL功能仿真及時序仿真，其結果與Matlab仿真結果進行比較顯示正確。處理器采用了Xilinx 公司Virtex-Ⅱ xc22v500 芯片進行了驗證，在SMIC COMS 0.18 ?滋m工藝下對設計的處理器進行了綜合仿真。結果顯示：完成64點16 bit符號數復數FFT運算只需要50個時鐘周期，完成256點FFT運算需要256個時鐘周期，最大時鐘頻率可以達到167 MHz，處理器的單元核心面積為1.4 mm2。設計完全滿足了無線移動手持終端設備高速小面積的設計要求。
參考文獻
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[5] FOSTER M，TURNER A，SHARPING J，et al.Broad-band optical parameric gain on a silicon photonic chip[J].Nature Photon，2006，441：960-963.