二維成像聲納形成探測范圍內的距離-方位二維聲圖像，在地形地貌勘探、水下目標定位等方面日益得到重視，具有廣泛的應用前景。數字圖像聲納具有系統性能穩定、圖像質量高、處理能力強等優點，但由于數字成像系統同時具有數據運算量大、需要實時成像等特點，對處理器性能要求很高。隨著適用于并行處理的現場可編程門陣列(FPGA)器件的快速發展，采用大規模FPGA為核心處理器的圖像聲納，在提高了整體性能的同時，其系統結構也更加簡單。

    本文所介紹的成像聲納實時采集處理系統由Altera公司的FPGA、TI公司的DSP以及一些外圍電路組成。系統對各路模擬信號進行采集，并在采集的過程中完成原始數據的存儲以及實時目標方位和距離的解算，然后通過以太網傳送至上位機進行顯示。本系統的波束形成采用DFT波束形成[1]，可以利用快速傅里葉變換（FFT）以便于FPGA器件實現。當目標處于近場時，需要進行近場聚焦處理。設計中采用運算量小、適合工程應用的近場聚焦DFT波束形成[2]。
1 系統硬件組成
    如圖1所示，全系統硬件由數據采集存儲單元、實時信號處理單元及數據傳輸單元組成?？梢钥闯觯現PGA為整個實時處理系統的核心。FPGA接收來自數據采集存儲單元發送的數據，進行數字濾波、正交解調、FFT波束形成及扇形變換等運算（如圖2所示），并將處理后的結果通過DSP上傳至上位機進行顯示和存儲，同時接收PC機通過DSP轉發的各種控制指令，并根據需要向各數據采集存儲單元下發參數和命令。

1.1 數據采集存儲單元
    數字采集存儲單元對來自換能器基陣的模擬信號進行放大濾波，然后在其內部FPGA的控制下，完成A/D轉換、CF卡存儲等功能，并完成實時采集數據流的LVDS發送。
    A/D采用了8通道、14 bit同步采樣并行變換的A/D芯片，最高采樣率為250 kS/s，采樣后得到的數據由并行接口輸出。圖像聲納需要保證所有通道具有同步的相位信息。設計中由FPGA統一給出同步信號SYNC，同時觸發多通道A/D同時開啟工作，以保證相位一致性。
    A/D采集到的原始數據在FPGA的控制下分為兩個數據流。一路被寫入CF卡進行保存，另一路通過LVDS發送器向實時信號處理單元傳送。
1.2 實時信號處理單元
    實時信號處理模塊是本設計的核心，由一片高性能FPGA[3]完成實時信號預處理（帶通濾波、正交混頻、低通濾波）、FFT波束形成、扇形變換、數據傳輸及命令解碼、轉發等任務。其內部實現結構如圖2所示。
    FPGA工作流程如圖3所示。

1.2.1 信號預處理模塊
    模擬信號進行A/D轉換后變為數字信號，還需要進行濾波、解調等處理才能進行波束形成。信號接收模塊在接收到來自各個數據采集存儲單元發送的LVDS數據后，完成串/并轉換后提供給信號預處理模塊。如圖2所示，預處理模塊由帶通濾波器、正交混頻模塊、低通濾波器組成。
    信號經帶通濾波后，輸出觸發信號給正交混頻模塊?；祛l時將各路信號與本地載波相乘，分別生成相對應的虛部和實部信號。低通濾波與帶通濾波器的生成過程類似，該濾波系數也由Matlab生成。為了保證數據流可以被連續地、實時地進行處理，數據經過低通濾波器之后將被寫入乒乓RAM進行緩存，預處理模塊與加權聚焦模塊分別讀寫不同的RAM區域以保證數據的有效性與連續性。
1.2.2 加權聚集模塊
    為了抑制旁瓣、解決近場條件下圖像散焦問題，需要用加權聚焦模塊對預處理后的數據進行處理。其過程是：聚焦系數與預處理后的數據相乘，以改變不同采集距離上數據的增益，因此聚焦系數與成像的距離有很大關系。權衡系統運算的復雜性和可靠性，通過在成像距離上劃分間隔來控制加權聚焦的過程，即某個距離上采集的數據在存儲時被劃分為若干行，行數間隔相同的數據表示的距離間隔也相同，這樣可以將每個間隔內部的數據與相同的聚焦系數進行運算，不同間隔上運算的聚焦系數則隨著成像的距離的變化而不同。
1.2.3 FFT模塊
    512點FFT共由9級基2模塊完成。9級基2模塊內部結構相同，區別在于計算數據、存儲器位數不同。每一級基2模塊都含有雙口RAM及地址產生器、旋轉因子地址產生器、旋轉因子ROM、蝶形運算單元[4]。其內部結構如圖4所示。

    每級基2 FFT結果的動態范圍最多需要擴展1 bit不會產生溢出，所以設計中每級擴展1 bit，9級FFT共增加9 bit，FFT輸出結果為25 bit。
1.2.4 SDRAM切換控制模塊
    SDRAM切換控制模塊的主要功能是把波束形成的數據或直傳上來的原始數據按照相應的時序要求寫入外部SDRAM芯片。當一片SDRAM寫滿數據后，通過此切換控制模塊可以將數據寫入另一片SDRAM，從而完成數據的乒乓寫入操作。其結構如圖6所示。

    每次上電后，SDRAM控制器自動啟動初始化定時器，對外部SDRAM進行初始化并配置其工作模式。隨后NIOS處理器對SDRAM控制器的工作模式、最大地址等參數進行設置。當系統啟動后，ABS/直傳模塊發送過來的數據會在SDRAM切換控制器的控制下寫入FIFO。而每當FIFO寫滿后，SDRAM控制器會根據SDRAM的工作時序將FIFO中的數據寫入外部SDRAM中。當寫入地址計數器達到預設最大行數時，SDRAM控制器會發出“寫滿”信號，通知切換控制器進行切換。在讀取模式下，根據目前的工作模式，SDRAM切換控制器會采用扇形變換地址或自然順序地址從SDRAM中讀取數據并輸出。
2 系統軟件設計
2.1 實時信號處理單元軟件設計
    實時信號處理單元由內部的NIOS處理器進行控制。其負責接收來自上位機的指令，解碼后下發至各個模塊，完成參數設置、工作狀態控制等功能。由于具體的數據處理過程由FPGA內部的硬件模塊完成(如圖3)，因此NIOS處理器的工作就是等待DSP發送工作命令、工作參數然后設置各個硬件模塊的工作狀態。
2.2 DSP軟件設計
    DSP是上位機與FPGA之間數據/命令傳輸的橋梁。DSP通過以太網與上位機進行通信，通過EMIF總線與FPGA進行數據傳輸[5]。其主要流程是：DSP上電后初始化以太網控制器和EDMA控制器，然后不斷查詢以太網接收數據緩沖區，查看是否有上位機的控制命令。若有，則首先對上位機發出的命令給予應答，并根據上位機的命令完成相應的處理。當聲納工作模式改變時，DSP會重新配置EDMA并根據需要將上位機的命令下發給FPGA。
3 成像聲納系統測試結果
    為驗證成像聲納系統的可行性和檢測系統的性能，分別進行了實驗室實驗和水池實驗，對實時成像功能和基元原始數據上傳功能進行了測試。
    圖7為成像聲納在水池實時成像的畫面，其中兩條45度平行亮線為池壁兩側的回聲成像，池壁兩側中間的亮點為水中乒乓球串的成像結果。圖8為基元數據上傳的截圖，顯示了8個通道的A/D采集的原始數據。

    實驗表明，本系統達到了預定設計指標,工作穩定可靠,實時成像畫面穩定，在600×600分辨率的條件下，刷新率達到20 f/s，基元原始數據采集、上傳功能正常。
    本系統作為新型圖像聲納的核心組成部分, 負責完成對換能器陣元輸出信號的采集、傳輸和處理等工作。由于采用了大規模FPGA作為信號預處理及波束形成的處理器，使得系統結構得到簡化，系統性能、穩定性得到提高。經過試用，本系統在實驗室實驗和水池實驗中均獲得了很好的效果。
參考文獻
[1] 田坦，劉國枝，孫大軍.聲納技術[M].哈爾濱：哈爾濱工程大學出版社，2000：63-120.
[2] 滕婷婷，孫大軍，張友文，等.近場聚焦DFT波束形成在圖像聲納中的應用[J].聲學技術，2010，29(6)：107-110.
[3] Altera Corporation.Stratix II device handbook[Z].2005.
[4] 田豐，鄧建國，賈治華，等.FFT算法的一種FPGA實現.現代電子技術，2005，8(119)：97-100.
[5] (美)Texas Instruments Incorporated.TMS320C6000系列DSP 的CPU與外設[M].卞紅雨，紀祥春，喬鋼，等譯.北京:清華大學出版社，2007.