摘 要： title="雷達回波發生器">雷達回波發生器利用現代仿真技術生成蘊含雷達目標和環境信息的模擬雷達信號，用來對雷達系統進行性能測試和評估。根據通用性、靈活性要求，提出了一種基于DSP+FPGA的雷達回波發生器的設計方法；簡要介紹了設計思想，詳細闡述了系統的硬件組成和軟件設計，并給出了測試結果并總結了該雷達回波發生器的一些優點。
關鍵詞： 雷達回波發生器；FPGA；DSP；多體制
在研制各種實用雷達的過程中，需要通過多次實驗來檢驗雷達對目標回波信號的分析處理能力。由于開發環境和實驗條件的限制,雷達系統中各部件及整個系統的測試非常困難,受天氣狀況等因素的影響,其性能及指標測試難以在完全真實的環境中進行。因此，通過數字模擬的方法真實地模擬雷達回波信號很有意義。雷達回波發生器是數字仿真技術和雷達技術相結合的產物，它通過仿真模擬的方法產生目標和環境信息的回波信號。利用這種回波信號對雷達信號處理機進行調試、分析和評估，已成為現代雷達信號處理機研制和生產的重要手段。
采用DSP和FPGA/CPLD相結合的系統結構綜合了兩者在系統控制和實時數字信號處理方面的優勢，結構靈活、實現性強[1]。本文提出了一種以FPGA為核心，DSP實時控制，外加PROM、Flash、CPLD以及D/A等外圍電路構成的雷達中頻回波信號發生器的設計方法，可以通過在線編程在相同的硬件平臺上實現不同體制、多目標的雷達回波。
1 雷達回波發生器方案設計
1.1 系統性能要求
本雷達回波發生器是為了對雷達信號處理機進行測試、評估以及新的信號處理算法而開發研制的，因而在設計上要滿足通用性要求，能模擬產生不同體制雷達的回波信號[2]。通用性設計要求硬件外圍接口電路盡可能簡單，對各種電平規范具有兼容性；所選器件適應性強，通過重配置可編程邏輯電路即可產生不同帶寬、不同時寬的雷達信號而不用修改硬件設計[3-4]。同時，為了真實地反映雷達目標的復雜環境，要求雷達回波發生器能加入噪聲和干擾，從而能夠對信號處理機進行全面的評估和檢測。
本雷達回波發生器要求能選擇產生單脈沖跟蹤、DBF、SAR 3種體制雷達的最多3個目標的回波信號，雷達波形為簡單脈沖、線性調頻信號、相位編碼信號可選。主要技術指標如下：
(1)中頻載頻頻率：30 MHz；
(2)系統基準時鐘：10 MHz；
(3)波形存儲深度為10 K，信號采樣率100 MHz；
(4)幅度分辨率為12 bit；
(5)頻率范圍為0.37 Hz～25 MHz，頻率分辨率為0.37 Hz；
(6)輸出模擬信號幅度范圍為±2.5 V；
(7)DBF體制時天線陣元數為16個。
1.2 系統實現方案
雷達回波發生器的實現有以下3種方法：全硬件實現、微機+D/A插卡實現以及微機+模擬器DSP組合實現。由于全硬件實現時硬件設計過于復雜、靈活性差、微機+D/A插卡方法受D/A數據傳輸率的限制，所以目前雷達回波發生器的設計中，多采用微機+模擬器DSP組合方法。該方法靈活性好、數據量適中、易擴充、滿足通用性要求[5]。
通過對幾種回波發生器實現方法的比較，結合本雷達回波發生器要實現的功能以及靈活性、通用性的設計思想，本文提出了一種新的雷達中頻回波發生器的設計與實現方法。該方法嚴格說仍屬于微機+模擬器DSP組合方法，但采用了微機+FPGA+DSP+D/A的組合，如圖1所示。
與傳統的雷達回波發生器實現方法相比，采用該結構具有以下優點：
(1)PC機不必實時為回波發生器提供數據，只是在雷達參數改變時，PC機才給存儲器輸入新的波形和參數數據。這樣便能采用更為逼真的雷達回波數學模型，并能對這些模型完成更為復雜和精確的處理工作，提高模擬信號環境的逼真性；
(2)硬件實現簡單，只要改變底層軟件而不用更改硬件電路就可以適應不同體制的雷達，因而這種方法具有較好的靈活性和通用性；
(3)對外具有豐富的接口，既可以當作一塊獨立的板卡使用，也可以在CPCI機箱上作為標準板卡使用；
(4)利用其豐富的底層軟件庫，可以提供良好的二次開發空間。
2 系統硬件設計
雷達回波發生器在硬件實現時，FPGA選用Xilinx公司Virtex-4系列的XC4VSX55芯片， DSP選用TI公司的TMS320C6416芯片，數模轉換器和放大器分別選用ADI公司的AD9765和AD8044，時鐘選用ADI公司的超低抖動時鐘ICAD9510，時鐘配置電路選用Altera公司MAX7000S/AE系列的EPM7128S。SX55是Xilinx公司的一款高性能數字信號處理FPGA，具有強大的數據處理能力。主要硬件資源為49 152個SLICE(含一個觸發器及一個四輸入查找表)，320個BLOCK RAM(每塊18 KB)，512個18×18 bit乘法器，8個DCM，32條全局時鐘連線，640個可用I/O。TMS320C6416是TI公司的一款高性能定點數字信號處理器，最高工作時鐘600 MHz，可達4 800 MIPS。主要硬件資源有128 KB L1P cache，128 KB L1D cache，8 MB L2 cache。兩個外部存儲器接口（EMIF），EMIFA為64 bit，EMIFB為16 bit，共1 280 MB外部地址。64個EDMA，32 bit或16 bit HPI接口，PIC接口。雷達回波發生器的硬件結構如圖2所示。
系統的工作流程是：
(1)雷達波形數據的計算產生。通用計算機根據輸入的雷達參數計算得到雷達基帶信號波形數據，以備通過RS-232串行接口傳輸給大容量波形存儲器存儲。
(2)數據傳輸。FPGA通過電平轉換芯片與串口相連，將經RS-232串行接口送來的通用計算機產生的雷達基帶信號數據以及雷達目標、噪聲有關參數接收并存儲在其內部設計的存儲器中。
(3)實時信號處理。FPGA對存儲數據進行延時、多普勒調制、幅度控制、中頻調制以及噪聲加載等信號處理，得到雷達回波的數字信號。當雷達參數或目標屬性、噪聲參數改變時，DSP更新存儲器中存儲的數據。
(4)數模轉換放大輸出。將處理得到的回波數字信號經數模轉換、放大后得到雷達回波的模擬信號輸出。
DSP以其豐富的I/O資源實現系統的通信、控制、地址產生功能。FPGA與DSP通過EMIF連接實現FPGA與DSP之間數據交換；FPGA產生的數據送給DA芯片轉換成模擬信號后，經放大器進行兩級放大輸出。外部時鐘和板載晶振時鐘經跳線選擇后送給時鐘管理芯片，再送給FPGA。外觸發經CPLD與FPGA相連。CPLD與時鐘管理芯片相連，可通過編程CPLD配置時鐘管理芯片。
3 FPGA內部邏輯電路設計
FPGA是系統的核心，實現信號的延時、多普勒調制、中頻調制以及噪聲加載等運算任務。主要功能如下：
(1)數據接收存儲管理。FPGA接收從通用計算機經RS-232串行接口送來的波形數據，分別存儲在其內部的3個雙口RAM中。該RAM的容量為10 240×32 bit，受DSP和FPGA內部邏輯控制，系統時鐘工作10 MHz時可存儲最大102.4 μs 16 bit正交基帶信號。雙口RAM是利用FPGA的內嵌塊存儲器配置的。內嵌塊存儲器是硬件存儲器，不占有任何邏輯資源，利用這些資源可以生成深度、位寬可配置的存儲邏輯[6]。
(2)延時計算。3個雙口RAM中的數據在延遲單元的控制下，在不同的延遲時刻輸出。具體的延遲時鐘周期由設定的目標距離確定，相互關系為延時τ=2H/c，H為目標距離，c為光速。
(3)多普勒調制以及中頻調制。目標速度信息在硬件實現時，由DDS[7]產生頻率為fd的連續正弦和余弦信號作為復信號與復基帶信號相乘，fd=2ν/λ，ν為目標與雷達相對速度，λ為雷達波長。DDS模塊相位增量28 bit，頻率分辨率為fclk/228，幅度量化16 bit。調制中頻載波輸出時，由DDS產生中頻fc的連續正弦和余弦信號作為復信號與復基帶信號相乘。
(4)噪聲產生及加載。噪聲的產生應用概率論知識，大量獨立同分布隨機變量之和近似服從高斯分布[8]。這里用30個均勻分布隨機序列相加來產生高斯分布隨機序列。均勻分布隨機序列采用反饋移位寄存器結構，移位寄存器寬度19 bit，隨機序列循環周期219-1。
針對以上功能，FPGA內部邏輯設計主要包括基帶信號產生、載波調制、噪聲產生及加載、串口通信及參數設置4個頂層模塊，如圖3所示?；鶐盘柈a生模塊主要完成對存儲基帶信號的延遲，頻率調制，幅度控制及信號合成功能。載波調制模塊對同一基帶信號采用相同載波和16路不同的相位進行上變頻。噪聲產生及加載模塊產生高斯分布隨機噪聲，并與目標中頻信號相加送給DA輸出。串口通信及參數設置模塊完成DA板與控制界面通信并控制信號源運行參數。
4 系統測試結果
利用示波器、頻譜儀等可以對信號發生器產生的各種體制雷達的典型信號進行測試實驗。雷達各個參數以及目標屬性設定如下：雷達體制為單脈沖跟蹤，雷達工作頻率10 GHz，信號形式為線性調頻，時寬10 μs，帶寬10 MHz，脈沖重復頻率2 kHz；目標1屬性：距離23 km，速度80 m/s，幅度20 dbmw；目標2屬性：距離20 km，速度50 m/s，幅度18 dbmw；目標3屬性：距離15 km，速度30 m/s，幅度16 dbmw。用示波器對信號發生器輸出的基帶信號進行測試，結果如圖4所示。從圖中可以明顯看出，信號的重復間隔時間為500 μs，與設定的脈沖重復頻率一致，且目標間的距離以及幅度也與設定值一致。圖5為圖4的時域局部展開圖。
將雷達信號形式改為13位巴克碼相位編碼信號，其他參數不變，測試的結果如圖6所示。
本文提出的雷達回波發生器可以根據給定的雷達參數和目標屬性，實時產生DBF、SAR和單脈沖跟蹤3種雷達體制的多種雷達信號的回波，還可以加入高斯噪聲，對雷達目標環境的模擬具有一定的真實性。其采用DSP+FPGA+D/A的結構，對外具有豐富的接口，既可以當作一塊獨立的板卡使用，也可以在CPCI機箱上作為標準板卡使用，滿足了通用性和靈活性的要求。由于使用了DSP和FPGA，加上豐富的底層軟件庫，可以提供良好的二次開發空間。
參考文獻
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