摘  要： 采用SMIC 0.18 ?滋m CMOS工藝，設計了高速收發器中雙模1∶8/1∶10解復用電路。解復用電路采用半速率結構，基于電流模式邏輯完成對2.5 Gb/s差分數據1∶2解復用電路；基于交替反相的鎖存器和反饋邏輯完成雙模4/5時鐘分頻和占空比調節；通過適當的相位控制實現了由相位控制鏈、交替存儲鏈和同步輸出鏈構成的1∶4/1∶5模式可選的數字CMOS解復用電路；1∶2與1∶4/1∶5解復用級聯完成1∶8/1∶10串并轉換。采用數?；旌戏抡娣椒▽﹄娐愤M行仿真，結果表明該電路能可靠工作。

　　關鍵詞： 半速率時鐘結構；解復用；CMOS；電流模式邏輯；鎖存器

　　隨著人們對網絡通信技術的要求不斷提高，大容量、遠距離的數據傳輸應用越來越廣。在高速數字通信系統中，為節省硬件開銷一般采用串行方式傳輸數據，在接收端將高速信號重新恢復成原來的多路低速信號的過程稱為“解復用”，實現該功能的電路即解復用電路，其已經成為接收器中的關鍵電路之一[1-2]。

　　本文針對光纖通信系統、Ethernet接口、SATA接口以及背板連接等高速收發器應用，研究了一種半速率結構的2.5 Gb/s 1∶8/1∶10模式可選的解復用電路，該電路將經過時鐘數據恢復得到的2.5 Gb/s串行數據轉化為8路/10路312.5 MHz/250 MHz的低速并行數據，以字節形式交給后續電路直接處理或送到8 B/10 B解碼電路進行解碼及再處理。

　　根據電路實際應用，基于電流模式邏輯CML（Current Mode Logic）設計了前端1∶2解復用電路；基于鎖存器和反饋邏輯設計了占空比為1∶3/1∶4可選以及1∶1的時鐘4/5分頻電路；通過精確的相位控制設計了由相位控制鏈、交替存儲鏈、同步輸出鏈構成的1∶4/1∶5解復用電路，與前級1∶2解復用級聯實現了1∶8/1∶10解復用功能；最后采用SMIC 0.18 ?滋m CMOS完成電路設計，并通過Spectre-Verilog進行數?；旌戏抡?，保證了電路驗證的完備性。結果表明，該電路能可靠工作，符合設計要求。

　　1 電路結構分析與設計

　　1.1 電路結構分析

　　解復用電路通常包括移位寄存型、多相時鐘型和樹型等3種類型[3]。移位寄存型結構中，串行數據通過高速時鐘逐位移入串行連接的寄存器中鎖存，然后通過分頻后時鐘同步輸出到并行連接的寄存器中，完成數據串到并的轉換。該結構方法直接，設計簡單，但由于移位存儲連工作在最高頻率，時鐘負載大，而且高速時鐘下的同步檢測難以保證時序可靠，因此一般多用于中低速應用中。多相時鐘型結構中，串行數據通過多相時鐘輪換存儲到并行連接的寄存器中，然后在分頻時鐘的同步下鎖存到并行輸出寄存器中，完成數據串到并的轉換。該結構中，多相時鐘和同步輸出時鐘頻率相同，可以降低電路設計難度，但多相時鐘的相差控制是一個難點。樹型結構克服了前兩種結構的限制，可以利用前級1∶2解復用降低電路工作頻率，而相比于多相時鐘型結構中更小的寄生電容可以讓電路處理更高頻率的信號；但該結構是一個1∶2N的轉換，且電路結構較復雜，功耗和面積較大。

　　通過對3種常用結構的分析可知，高速數據的解復用需要在工作速度、設計復雜度和功耗等方面折中考慮。為了滿足一定的通用性，本文考慮設計一個1∶8/1∶10模式可選、數據速率為2.5 Gb/s的解復用電路，串并轉換后的數據可以字節形式交給后續電路直接處理或送到8 B/10 B解碼電路進行解碼及再處理。

　　在高速速率下，為了增強信號可靠性，收發器重定時后的數據，即解復用電路的輸入數據為差分數據，工作時鐘也為差分形式；為了降低設計難度，采用半速率結構，前端解復用電路為1∶2解復用，即時鐘頻率為  1.25 GHz。根據前面的分析，1∶2解復用后的兩路數據分別送入兩個多相時鐘型的1∶4/1∶5解復用電路，兩級級聯完成1∶8/1∶10的串并轉換。設計的難點包括高速數據的1∶2解復用、時鐘分頻的相位控制與占空比調節、數據的輪換存儲與同步輸出。

　　由于電流模式邏輯電路相比傳統的CMOS電路可以在更低的信號擺幅情況下工作在更高的頻率[4]，前端1∶2解復用電路采用CML邏輯實現。

　　由于分頻電路要能對時鐘進行雙模4/5分頻，即支持偶數/奇數分頻，那么采用常規的二進制計數分頻方法，若只對上升沿或下降沿計數顯然不行；若進行雙沿計數，有兩個不足，一是對時鐘的占空比（Duty Cycle）要求高，二是常規二進制計數器復位路徑上的延時限制了電路工作的速度[5]。因此考慮環形和扭環形計數器，但兩者都不能滿足奇數分頻的需要。由于鎖存器對采樣數據的保持時間是半個時鐘周期，而對半個時鐘周期計數可以實現4/5分頻，因此考慮采用由鎖存器實現扭環計數的類扭環形計數器，并輔以相應控制邏輯，實現時鐘的4/5分頻以及占空比調節，滿足當進行4分頻時，分頻時鐘占空比為1∶3，當進行5分頻時，分頻時鐘占空比為1∶4。

　　對于多相時鐘型結構的1∶4/1∶5解復用，需要考慮兩路數據輪換存儲時的相位控制、數據采樣和同步輸出問題。由于1∶4/1∶5解復用的數據對象是兩路經差分時鐘完成1∶2解復用后的數據，因此對其采樣的時鐘相位間隔應為400 ps，即分頻前時鐘周期的一半；而對每路數據相鄰采樣的間隔為數據位周期，即800 ps，兩路數據交替采樣。因此考慮采用鎖存器完成分頻后時鐘的相位控制，即用1.25 GHz的時鐘對分頻后時鐘用鎖存器級聯采樣，實現交替采樣鏈上采樣時鐘的相位控制和對輸入數據的正確采樣。對于同步輸出問題，由于總體采用半速率結構，因此需要讓同步輸出寄存器工作的觸發條件分組相反。為實現1∶8/1∶10解復用，設置10個同步寄存器，5個一組，每組最后一個寄存器的輸出在進行1∶8解復用時忽略。

　　1.2 電路設計

　　綜合上述分析，所設計的解復用電路由1∶2解復用電路、時鐘分頻電路和多相時鐘型解復用電路構成，如圖1所示。其中，1∶2 Demultiplexer為1∶2解復用電路，CK_DIVIDER為時鐘分頻電路，MultiPhase Demultiplexer為多相時鐘型解復用電路，DataP/DataN為差分輸入數據，位周期為400 ps；CLK/CLKN為互補時鐘，周期為800 ps；Mode為解復用工作模式。Mode=0，完成時鐘4分頻和輸入數據的1∶8解復用；Mode=1，完成時鐘5分頻和輸入數據的1∶10解復用。下面具體描述各單元電路的設計。

　　1.2.1 前端1∶2解復用電路

　　對于采用半速率結構的高速串行解復用而言，整個電路性能主要受前端1∶2解復用電路的限制，同時考慮到為了增強信號可靠性，待處理的輸入數據為差分數據。1∶2解復用電路采用類并行結構，。其中，unitdemux1_2為采用電流模式邏輯結構的解復用電路單元，如圖2（b）所示。其工作原理可以描述為：NMOS管N1L可以看作開關使用，在時鐘CKP為低電平期間截止，由N2L、N3L、P1L和P2L構成的輸入級處于保持模式，N4L和N5L的漏極被充電到高電平；在時鐘CKP為高電平期間導通，輸入級處于透明狀態，電路接收差分輸入數據Din_P和Din_N。電路中由P4L和P6L構成的正反饋電路對前級起到鎖存作用，可以加速輸出數據的翻轉，提高轉換速率；左下角的8個晶體管構成平衡負載電路，可以保證N4L和N5L輸出線上的負載對稱。輸入數據在時鐘信號控制下送到輸出Dout，輸出數據與輸入數據反相。

　　1.2.2 分頻電路

　　分頻器是數字系統設計中的基本電路，應用廣泛，有很多類似的論述[6-8]。根據不同設計的需要，有偶數分頻、奇數分頻和小數分頻等；此外，根據占空比的不同又分為等占空比分頻和非等占空比分頻。在同一個設計中有時要求多種形式的分頻。在該解復用電路中需要4/5雙模時鐘分頻電路，根據前面分析的解復用電路的總體設計思路，采用由鎖存器組成的類扭環形計數器實現時鐘分頻。鎖存器每級的保持時間為半個時鐘周期，因此經兩級鎖存器延遲1個時鐘周期，經3級延遲1.5個周期，經4級延遲2個時鐘周期，……，依次類推。時鐘分頻電路要實現可控制的4分頻或5分頻，同時還要使占空比滿足要求，因此可以通過相應的控制、反饋邏輯，讓輸出時鐘信號滿足需要的相位關系。時鐘分頻模塊頂層電路圖，時鐘分頻模塊由一個類扭環計數器和相應組合邏輯、反饋網絡組成。類扭環計數器是該電路的核心，其工作時序如圖所示。為直觀起見，中用div4表示Mode=0時的4分頻信號，用div5表示Mode=1時的5分頻信號，陰影部分表示不確定狀態。

　　當控制信號Mode＝0，即對時鐘進行4分頻時，類扭環計數器的工作路徑是1s→2s→3s→4s→9s→10s→1s，從其工作過程可以看出，分頻后時鐘的周期是輸入時鐘的4倍（8×T/2=4T），即4分頻。為了實現相應的時鐘占空比要求，結合圖4和上述分析中可知，輸出時鐘信號：clk_4_5=2s，其占空比＝1∶1；clk_4_5_N=2s，其占空比＝1∶1；clk_4_1：3_5_1∶4=3s·10s，其占空比＝1：3。

　　當控制信號Mode＝1，即對時鐘進行5分頻時，類扭環計數器的工作路徑是1s→2s→3s→4s→5s→6s→7s→8s→9s→10s→1s，從其工作過程可以看出，分頻后時鐘的周期是輸入時鐘的5倍（10×T/2=5T），即5分頻。為了實現相應的時鐘占空比要求，結合圖4和上述分析可知，輸出時鐘信號：clk_4_5=2s，其占空比＝3∶2；clk_4_5_N=2s，其占空比＝2∶3；clk_4_1∶3_5_1∶4=3s·10s，其占空比＝1∶4。

　　對于時鐘信號clk_4_5和clk_4_5_N，其占空比應為1∶1，需要在2s信號輸出前將其通過由緩沖器鏈組成的占空比調整電路，達到預期要求。

　　1.2.3 1∶4/1∶5解復用電路

　　1∶4/1∶5解復用電路依據時鐘分頻模塊產生的時鐘對1∶2解復用電路輸出的兩路數據完成1∶4/1∶5的分接，根據前面的分析，采用多相時鐘型結構，由相位控制鏈、交替存儲鏈和同步輸出鏈3部分組成，如圖5所示。相位存儲鏈（I10~I19）負責為交替存儲鏈的采樣鎖存器提供相位合適的時鐘信號，在1.25 GHz時鐘作用下對分頻電路產生的非等占空比時鐘，即Mode=0時的占空比為1∶3的4分頻時鐘和Mode=1時的占空比為1∶4的5分頻時鐘，進行相位控制，由工作時序依次相反的鎖存器組成，逐級延遲1.25 GHz時鐘的半個周期，即400 ps；交替存儲鏈（I20~I29）在相位控制鏈提供的時鐘作用下完成兩路串行數據的輪換采樣，相鄰兩級鎖存器的采樣電平相反；同步輸出鏈（I30~I39）在時鐘分頻電路提供的等占空比時鐘作用下完成對采樣數據的同步輸出，由于分頻時鐘周期是串行輸入數據位周期的4倍（或5倍），而要進行的是1∶8（或1∶10）的串并轉換，因此同步輸出寄存器的工作時序分組相反。

　　2 電路仿真

　　為驗證電路的功能，采用Cadence的Spectre電路仿真工具，在SMIC 0.18 ?滋m CMOS工藝下對所設計電路進行仿真；同時為保證仿真數據的隨機性，在頂層仿真時采用Spectre-Verilog進行數?；旌戏抡鎇9-11]。

　　2.1 前端1∶2解復用電路

　　對圖2所示的解復用模塊進行仿真，輸入為由互補的PWL分段線性源指定的位周期為400 ps的差分數據，采用周期T=800 ps，上升時間和下降時間為tr=tf=40 ps的脈沖電壓源作為時鐘信號，仿真結果如圖6所示。從圖中可以看出，有效數據部分從時鐘的第二個高脈沖開始，從仿真結果可知，解復用電路可以正常實現數據1∶2的串并轉換。

　　2.2 時鐘分頻電路

　　采用Cadence公司的Spectre仿真工具在SMIC 0.18 ?滋m CMOS工藝下對時鐘分頻電路進行仿真，可得仿真波形如圖7所示。從圖7中可以看出，Mode為低時進行4分頻，經測量分頻后時鐘周期為3.200 01 ns；Mode為高時進行5分頻，經測量分頻后時鐘周期為4.000 03 ns；且對于用于后續電路的采樣時鐘其占空比亦達到設計要求，4/5分頻時占空比分別為1∶3和1∶4。因此時鐘分頻和相位控制電路符合要求。

　　2.3 頂層解復用電路

　　整個解復用電路的頂層輸入信號為DataP、DataN、CLK、CLKN、Mode、Rst，現對整個電路進行晶體管級仿真。分別為CLK、CLKN、Mode、Rst施加模擬信號源，其中CLK和CLKN為互補的脈沖源，周期為800 ps，上升、下降時間為10 ps，脈沖寬度為390 ps；Mode和Rst為分段線性源。為保證測試數據信號的隨機性、全面性，基于數?；旌戏抡娴姆椒ú捎肧pectre-Verilog對電路進行驗證，利用Verilog HDL語言描述一個PRBS序列作為輸入數據加載到DataP上，DataN與其反相。仿真結果如圖8所示，對于偽隨機數據輸入，可以實現雙模的1∶8/1∶10串并轉換。

　　本文針對高速收發器應用研究了一種半速率結構的2.5 Gb/s 1∶8/1∶10模式可選的解復用電路?；陔娏髂Ｊ竭壿婥ML（Current Mode Logic）設計了前端1∶2解復用電路；基于鎖存器和反饋邏輯設計了占空比為1∶3/1∶4可選以及1∶1的時鐘4/5分頻電路；通過精確的相位控制設計了由相位控制鏈、交替存儲鏈和同步輸出鏈構成的1∶4/1∶5解復用電路，與前級1∶2解復用級聯實現了1∶8/1∶10解復用功能。該電路將2.5 Gb/s串行數據轉化為8路/10路312.5 MHz/250 MHz的低速并行數據，以字節形式交給后續電路直接處理或送到8 B/10 B解碼電路進行解碼及再處理。最后采用SMIC 0.18 ?滋m CMOS完成電路設計，并通過Spectre-Verilog進行數?；旌戏抡?，保證了電路驗證的完備性。結果表明，該電路能可靠工作，符合設計要求。

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