文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2015.09.041
中文引用格式： 葉忠輝，蔣志迪，汪鵬君，等. 基于自適應TIADC的頻譜模塊設計[J].電子技術應用，2015，41(9)：149-152，156.
英文引用格式： Ye Zhonghui，Jiang Zhidi，Wang Pengjun，et al. Design of spectrum analyser based on adaptive TIADC acquisition[J].Application of Electronic Technique，2015，41(9)：149-152，156.
0 引言
隨著電子信息技術的迅速發展，數字化系統應用越來越廣泛，頻譜分析儀成為電子信息頻域分析的重要工具。積極研制性能優異、低成本和高速的頻譜分析模塊是數字化頻譜分析的發展方向[1]。單片ADC的高采樣率可實現頻譜的快速分析，但高速ADC芯片相對昂貴，在生產成本上投入較大。為了實現低成本、高速模塊化的頻譜模塊設計，在傳統采樣技術上引入TIADC采樣技術。TIADC采樣技術由單通道ADC決定采樣精度，多通道時間交替采樣實現高采樣速度，在采樣精度和轉換速率方面都表現出顯著優勢。
TIADC能提高采樣率，可以處理高中頻信號，增大頻譜分析的頻寬。由于芯片工藝水平的差異使多片ADC之間的時間失配誤差對數據采集的影響顯著[2]，而且寬頻帶譜線分析需要存儲大量的采集數據，不僅增加了運算量，還降低了實時性。文獻[3]中提出了基于交替采樣的頻譜模塊設計，但未對時延誤差進行有效校正；文獻[4]提出了一種時域自相關的時延誤差自適應校正方法，但運算復雜。鑒此，本文基于TIADC采樣和數字下變頻技術，提出一種復用FFT模塊估計時延誤差和計算頻率量的頻譜分析模塊設計。
1 原理分析
1.1 TIADC采樣原理分析
多通道ADC組成時間交替采樣電路，設通道數為N，采樣周期為TS，采樣率為fS，相鄰采樣通道的采樣時鐘相位差為2π/N。定義輸入模擬信號x(t)，m是采樣序列號，則經過N通道采樣后的序列為：
xn(mTS)=x(mNTS+nTS) n=0，1，…，N-1(1)
取N=4，以四通道時間交替數據采集為例，四路單片ADC構成的TIADC采樣工作原理如圖1所示。
從圖1可知，CLK0是第一通道采樣時鐘，并將其作為時基參考，則CLK1、CLK2和CLK3相位差分別為90°、180°和270°，而TIADC時鐘為CLK0的四倍頻，且相位差為0°。四通道ADC在TIADC時鐘上升沿時，將采樣數據按序拼接輸出，從而提高信號的采樣率。
1.2 下變頻FFT原理分析
數字下變頻是一種譜線的搬移，使輸入信號從某一頻率搬移至零頻附近[5]。設采樣頻率fS，本振信號頻率fI，正交采樣的下變頻原理如圖2所示。
從圖2可知，輸入信號在采樣頻率fS進行采樣，采樣輸出頻譜具有周期性，其頻譜周期為fS，頻譜分析時，只需保留單個周期內的頻率分量。采樣輸出信號與正交信號相乘，將中頻率分量fI搬移至零頻處。下變頻后的信號通過加窗濾波器處理，濾波帶寬為B，濾除干擾譜線，再作FFT運算。
2 FFT模塊的結構復用設計
通過對TIADC數據采集和數字下變頻FFT的理論分析，提出一種復用FFT模塊的自適應TIADC頻譜分析模塊設計。TIADC多通道間的時延誤差采用頻域互譜法，而信號的頻譜分析同樣需要作FFT運算處理，為提高FFT模塊的使用率，設計FFT模塊的結構復用。
2.1 FFT頻域時延估計
相鄰通道的采樣信號實為同一信號的時移函數，具有較強的自相關性[6]。通道間相關函數的最大值位置對應著時延值。為提高峰值的分辨率，采用相關峰的互譜插值方法來實現。頻域時延估計框圖如圖3所示。
以第一通道采樣序列x1(n)為參考基，分別計算與其它各通道采樣序列xi(n)的相關函數。設計先將采樣序列x1(n)和x2(n)緩存N個點，再分別作長度為2N的FFT運算，運算長度不足自動補零，通過頻域補零可以提高相關函數峰值在時域的分辨率。x1(n)和x2(n)作FFT得到頻譜X1(k)和X2(k)，則相關函數的頻譜R(k)為：
互譜插值將相關函數的頻譜在頻域上作伸展，而逆變換的時域波形不會發生改變，也不會帶來新的誤差。根據互譜插值算法，在互譜序列之間插入零值，進行頻域擴展。取N1≥2N，則擴展后的互譜序列為：
通過插值得到的擴展序列再作IFFT運算，得到相關函數新的采樣序列r′(k)，新序列的采樣率相對于原來的提高了N1/2N倍。最后搜索相關函數的最大值，確定其時間位置，從而得到時延估計值。
2.2 FFT模塊頻譜分析
信號頻譜分析的分辨率不僅取決于采樣率，還與FFT運算點數的大小有關。計算頻譜的點數越大，頻譜分析的分辨率越高，而在一個固定的高采樣率下，增大采樣點數就需增加存儲空間和加大FFT運算的難度。數字下變頻FFT實現框圖如圖4所示。
由圖4可知，數字下變頻FFT整個過程可分為數字下變頻和FFT運算。假設整個頻帶中頻率為fI，在頻寬為B的范圍進行FFT分析：以fS進行采樣得到N點序列x(n)，再與數字本振頻率信號相混頻，獲得I/Q兩路信號[7]。由此實現輸入信號x(n)頻譜X(k)平移fI，原信號中頻率fI的分量移至零頻處。再用帶寬為B的抽取濾波器對下變頻后信號進行D倍抽取。
數字下變頻后得到I/Q兩路信號，通過加窗濾波器處理，輸出為fI±B/2內的頻率點數，再作FFT運算，運算點數減少D倍，而頻譜分析效果不受影響。FFT輸出值對應每個頻率點，取模后即得到信號的頻譜。數字下變頻FFT能實現信號頻譜的低存儲量和低運算量，極大地提高了頻譜分析的實時性。
2.3 FFT模塊復用
時延估計電路和頻譜計算都采用FFT模塊實現，分立使用FFT模塊造成硬件開銷很大。為了提高FFT模塊在設計中的利用率，減少硬件的資源浪費，通過簡單的邏輯控制對兩處FFT模塊使用結構進行優化，以實現FFT模塊的復用。FFT模塊復用設計如圖5所示。
為了實現輸入信號快速的、實時的頻譜分析，FFT工作在高時鐘下。四路ADC采樣數據與加窗濾波后的數據速率并不相同，所以在作FFT運算前需要作跨時域處理，以匹配寫入和讀出的速率。設通道間相關函數點數為N，由互譜插值算法，FFT作長度為2N運算。由于各通道采集進來的數據是實時的，以采樣N點所需時間為完成一次復用所需時間。計算FFT復用的總周期數，再允以一定的邏輯操作時間，可以確定最小的FFT模塊工作頻率?？鐣r域的輸入和輸出速率確定后，可以定制異步FIFO的最小深度，合理利用資源。
數據先通過FIFO緩存，再由二選一選擇器完成FFT模塊的選通。一組數據的裝載起始信號和另一組數據完成標志信號共同作為本組數據的選通使能信號。通過邏輯模塊的控制，完成FFT模塊的復用設計。
3 系統框架及FPGA實現設計
3.1 TIADC頻譜分析框架
頻譜模塊主要由四通道ADC和FFT模塊的復用電路組成?；赥IADC采樣的頻譜分析框架如圖6所示。
四通道ADC組成頻譜分析的采樣電路，實現輸入信號的交錯采樣。設計采用頻域互譜和Farrow濾波器組成頻譜分析的自適應校正電路，以FFT模塊為基礎計算通道間采樣序列的互譜，用IFFT計算互譜的相關函數進而得到時延估計值，并結合Farrow結構分數延遲濾波器完成TIADC采樣數據的自適應校正；校正后的四路ADC數據有序拼接，得到高速數據，再經過數字下變頻處理后作FFT運算，從而得到信號的頻譜圖。數字下變頻減少數據的存儲量和頻譜分析運算量，從而可提高頻譜分析的實時性。設計通過邏輯控制模塊，實現采樣數據拼接和FFT模塊復用，從而優化設計結構，完成信號的頻譜分析。
3.2 TIADC頻譜分析的FPGA實現
TIADC頻譜分析模塊主要包括四路ADC外采樣電路和信號處理電路。信號的頻譜分析電路采用FPGA實現，主要由ADC控制模塊、時延誤差校正模塊、數字下變頻模塊和FFT模塊組成。下面重點介紹FFT模塊和時延校正模塊的Farrow濾波器實現。
3.2.1 FFT模塊實現
FFT利用離散傅里葉變換旋轉因子的周期性和對稱性來減少運算量。設計采用Xilinx自帶的IP核，以達到簡化設計目的。FFT的IP核最高時鐘頻率達550 MHz，最高吞吐率達到550 MS/s，最大轉換長度點65 536。在邏輯資源使用和轉換速度選擇中，FFT的IP核提供4種運算結構，能夠滿足各種設計需求。
由于FFT的復用結構設計，需要對輸入和輸出數據作載入或存儲處理，因此設計選用基2的Burst I/O結構?；?結構使用邏輯資源較少，提供數據的導入/導出處理階段，有利于分段復用設計。FFT的IP核為快速傅里葉變換提供了性能良好的結構設計，方便實現。
3.2.2 Farrow濾波器實現
通過互譜插值實現時延估計，確定時延誤差，其相對于采樣周期Ts，大小為采樣周期的分數倍。設計采用分數延遲濾波器對時間誤差進行校正?；贔arrow結構的分數延遲濾波器采用延時量d的P階多項式來近似分數延時濾波器的系數，其傳輸函數H(z，d)為：
Farrow結構的分數延遲濾波器可分解為多個固定系數的FIR濾波器。利用MATLAB計算各個FIR濾波系數，取階數L為12，歸一化帶寬0.75。Farrow濾波器的幅頻特性如圖7(a)所示，其硬件實現如圖7(b)所示。
Farrow濾波器無需因誤差值變化而改變子濾波系數，可由4個直接型FIR濾波器、3個乘法器和3個加法器實現，硬件結構簡單，其中直接型FIR濾波器由FPGA的IP核完成，可減少硬件資源開銷。
4 實驗與分析
本設計采用4片AD7980芯片構成四通道時間交替采集電路。每個芯片的吞吐速率為1 MS/s，四通道拼接可達4 MS/s。核心邏輯控制采用Xilinx FPGA，型號XC6SLX45-2CSG324。采用ISE13.1進行邏輯綜合分析，一個FFT模塊綜合約消耗資源32個XtremeDSP和9 KB RAM，復用FFT結構，大大地降低了資源的開銷。
由標準信號源輸出單頻12 kHz，幅度為1 V(峰峰值)，偏移量為直流1 V的正弦波。單通道采樣率為600 kS/s，進行TIADC采樣，再作FFT的頻譜分析，使用Xilinx內置開發工具ChipScope進行在線調試， TIADC的采樣率為2.4 MS/s，頻譜分析點數為1 024。頻譜測量如圖8所示。
由圖8(a)和8(b)可知，其頻譜的實部和虛部在兩處取得峰值，第一處峰值為信號的直流分量，第二處取得峰值是信號的頻率量。圖8(c)為FFT序列的時序圖，實部與虛部同時取得最大值。由于ChipScope抓取的數據量大，數字形式不夠直觀，所以將FFT序列保存為.ASCII類型文件，保留有效頻率分量，通過MATLAB觀察頻譜波形如圖8(d)所示，在零頻處取得直流分量，在11.72 kHz處取得頻率分量,在誤差允許范圍內，得到正確的信號頻譜圖。
為驗證TIADC頻譜模塊的工作穩定性，并分析其頻譜分析性能，實驗分別給16組信號單頻正弦波作頻譜分析，其輸入信號頻率和頻譜分析頻率如表1所示。
表1給出實驗組輸入信號的頻譜分析結果及其相對誤差。TIADC頻譜分析模塊工作采樣率為2.4 MS/s，頻譜分辨率為2.343 kHz，分析最大頻率為1.2 MHz。由表中測試結果可知，輸入信號頻率低于8 kHz，相對誤差大于10%，測量結果準確；輸入信號頻率在12 kHz～64 kHz之間，相對誤差約為2%，測量值與實際值吻合較好；其他組頻譜測量的結果相對在1%以下，測量值更精確。從實驗測試結果可知，TIADC頻譜分析模塊工作穩定，正確地反映出了輸入信號的頻譜信息。
5 結論
本文所提出時間交替頻譜模塊采用模塊化設計，設計算法易在FPGA中實現。四通道采樣時間誤差采用相關函數互譜插值，其估計精度有更好的抗噪聲能力，Farrow結構分數延遲濾波器進行校正，其濾波系數無需因估計值不同而變化；數字下變頻實現高分辨率的頻譜分析而又不增加存儲難度和運算量；FFT模塊的復用結構優化，大大減少硬件開銷。實驗證明，所設計的TIADC頻譜分析系統不僅能準確分析輸入信號的頻譜信息，提高了信號頻譜分析的頻寬，而且節約了硬件資源開銷。TIADC頻譜模塊設計為實現高頻寬、高分辨率的頻譜分析提供了有效的技術支持。
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