0 引言

    高頻地波雷達利用高頻電磁波沿高電導率海水表面的繞射特性，實現對海洋狀態環境（如風、浪、流等海洋動力學參數）和海面移動目標的超視距探測^[1]。接收機是雷達系統的核心組件，直接影響雷達系統的總體技術指標。傳統高頻地波雷達接收機常采用高中頻結構，通過模擬前端來實現對接收信號的放大、濾波、混頻和中頻輸出等。隨著軟件無線電技術與超大規模集成電路的迅速發展，接收機的全數字化已成為一種趨勢^[2]。全數字接收機通過對接收天線所收到的回波信號進行直接采樣后，后續的處理如信號的混頻、濾波、抽取等部分由數字下變頻(Digital Down-Converter，DDC)模塊來完成。全數字化接收機模擬前端設計大大簡化，在減小了設備的體積和復雜度的同時，也有利于提高系統的通道一致性，相對于傳統接收機，在系統的可靠性、穩定性、平臺通用性等方面均具有明顯的優勢。因此，目前高頻地波雷達接收機的設計逐漸開始采用全數字化設計。

    DDC模塊作為接收機的一個關鍵部分，相對于單通道接收情況，雙頻多通道接收機DDC功能的實現要復雜得多。文獻[3]采用4個DDC模塊來實現同時雙頻段8通道DDC。利用可編程門陣列(Field Programmable Gate Array，FPGA)可較方便地實現單通道DDC，但該方案采用并行方式，每個通道單獨使用一個下變頻模塊，雖然實現起來簡單，但會占用過多FPGA資源，而且會增加功耗。FPGA數控振蕩器(Numerical Controlled Oscillator，NCO)和有限沖擊響應(Finite Impulse Response，FIR)濾波器的IP核都支持多通道時分復用功能^[4]，可借此完成多通道DDC。

    本文提出一種基于時分復用的思路完成雙頻8通道DDC設計的方法，仿真結果表明，基于該方法實現的DDC模塊在確保實現預期功能的同時，大大降低了FPGA開銷，節省了系統資源。

1 DDC設計原理

    DDC模塊包括數字混頻器、NCO、抽取濾波3部分^[5]。單通道DDC一般結構如圖1所示。NCO是信號產生器，產生混頻時正交本振信號cos(ω₀ n)與sin(ω₀ n)，其中ω₀為本振頻率。數字混頻器將接收的高速采樣信號x(n)分別與正交本振信號相乘，產生正交的I、Q兩路信號。 

    設輸入的離散解析信號為：

    抽取序列的頻譜是原始序列頻譜經頻移和D倍展寬后D個頻譜疊加和。抽取信號經濾波器濾波可以得到基帶信號，通常由設計合適的積分梳狀濾波器（Cascaded Integrator Comb，CIC）^[6]、半帶濾波器（Half Band，HB）^[7]、或FIR濾波器來完成，設計濾波器時需防止頻譜混疊。

2 多通道接收機DDC設計

2.1 接收機整體設計

    設計的高頻雷達數字接收機同時工作在高低兩個頻段，對應兩個發射通道，8個接收通道。天線接收的信號首先經過帶通濾波器，經8通道模數轉換器（Analog-to-Digital Converter，ADC）采樣，采樣后的信號送至FPGA，完成數字下變頻和數據上傳。FPGA還完成發射波形的數字產生，數字信號經兩通道的數模轉換器（Digital-to-Analog Converter，DAC）轉換成模擬信號，最后經過帶通濾波器濾波送至發射機。

2.2 NCO

    NCO產生兩路正交線性調頻信號的同相分量和正交分量。接收端是高低頻段同時工作，混頻時需要兩個NCO，分別產生高低兩個頻段的兩路本振信號。NCO IP核支持多通道時分復用功能，用一個IP核即可。經ADC轉換的信號數據率是48 MS/s，NCO產生的本振信號數據率也是48 MS/s，NCO IP核的工作時鐘定為96 MHz，通道數設為2。

2.3 數字混頻器

    采用正交混頻機制，正交混頻可避免實信號頻譜存在正負對稱頻率問題^[8]，混頻時對高低頻段進行時分復用，即單通道接收的高低兩個頻段信號在一個混頻器里進行混頻，可減少一半混頻器的數目。混頻器輸入信號的數據率是48 MS/s，數字混頻器的工作頻率設為96 MHz。這樣每一通道經混頻將高低頻段的信號分開，采用正交混頻，會產生I、Q兩路信號，因此原來的每通道數據經過混頻之后變成了4通道數據，抽取濾波的通道數變為32。

2.4 抽取濾波器組

    正交混頻后通道數為32，每通道的數據率為48 MS/s，DDC之后進行1 024點的快速傅里葉變換，發射波形周期是250 ms，則變換之前的數據率為1 K/250 ms=4 KS/S，故DDC抽取倍數為48(MS/S)/4(KS/S)=12 000。為實現12 000倍的抽取與濾波，我們設計了8級濾波器級聯方式的抽取濾波器組，如圖2所示，前四級使用HB濾波器，每級抽取2倍，第五級到第七級FIR濾波器抽取倍數均為5，最后一級FIR濾波器抽取倍數為6。具體來看，系統抽取濾波模塊的工作時鐘是144 MHz，針對HB1來說，輸入HB1信號數據率為48 MS/S，它的時分復用因子M=3，要完成32通道的抽取濾波需要HB1數目為11，依次可以計算出每級濾波器的數目：6個HB2，3個HB3，2個HB4，LPF1、LPF2、LPF3、LPF4的數目都是1。

    各級濾波器的設計通過MATLAB的FDATool工具箱完成，相應參數如表1所示。

3 TDM多通道DDC實現

    在Quartus里例化相應IP核，搭建整個DDC模塊，模塊寄存器傳輸級（RTL）框圖如圖3所示。fmcw_gen模塊是數字本振模塊，產生高低兩個頻段正交混頻需要的本振信號；mixer模塊是數字混頻器模塊，實現8通道的數字混頻；ddc模塊是8級FIR濾波器構成的抽取濾波模塊，完成32通道的抽取濾波功能。

4 結果分析

4.1 多通道DDC仿真結果

    多通道DDC仿真由Modelsim完成。由于調頻連續波周期為250 ms，在Modelsim里仿真起來耗時特別長，仿真簡化處理如下：用單一頻率的正弦波來代替線性調頻中斷連續波，8通道只仿真第一個通道，即只給第一個通道提供數據，其他通道輸入為零。

    仿真參數設定：低頻段本振信號7.53 MHz，高頻段信號11.56 MHz；混頻輸入的測試信號是11.560 4 MHz和7.529 9 MHz兩個正弦波的疊加。將Modelsim仿真的數據導入MATLAB做頻譜分析，結果如下。

    經計算，混頻之后高頻段信號有4個頻率：f₁=400 Hz、f₂=4.031 MHz、f₃=19.159 MHz、f₄=23.124 MHz；低頻段信號有4個頻率：f₁=100 Hz、f₂=4.030 4 MHz、f₃=15.059 9 MHz、f₄=19.090 4 MHz。LPF4的通帶截止頻率是0.8 KHz，經過LPF4輸出只有100 Hz和400 Hz的信號，圖4是LPF4的輸出結果，從圖中看到高頻段只有400 Hz的信號，低頻段只有100 Hz的信號，表明抽取濾波結果正確。

    LPF3的輸出，理論上高頻段只有400 Hz的信號，低頻段只有100 Hz的信號，仿真結果與理論值一致。由于篇幅限制這里未給出，其他濾波器的仿真結果也與理論值吻合，這里未一一列出。整體的仿真結果表明本文提出的多通道數字下變頻實現方法是可行的。

4.2 時分復用與并行單通道模式資源對比

    Quartus編譯工程可以查看時分復用和并行單通道（以后簡稱并行模式）兩種模式下資源的使用情況。在并行模式下，僅計算后四級FIR濾波器對資源的使用情況，表2給出了時分復用方式與并行方式濾波器組FPGA資源的使用情況。

    時分復用情況下，雖使用了較多的HB1和HB2濾波器，但HB濾波器有一半的系數為零，比對稱FIR設計時的計算量少了一半，且HB濾波器階數不高，因此整體對FPGA資源消耗不大。后四級FIR濾波器雖然階數稍高，但每一級的濾波器數目都是1，對資源消耗少。整體上節省資源。從表中可看出并行方式下存儲塊的使用是時分復用方式的近12倍，結果表明采用時分復用濾波器組的方式可節省較多FPGA資源。

5 結論

    本文針對同時雙頻多通道全數字接收機，提出了一種比較節省FPGA資源的多通道DDC 實現方法，其核心是對NCO、混頻器及FIR濾波器IP核的時分復用，用一個濾波器組完成了32通道數據的抽取濾波處理，把數據的速率從48 MS/s降為4 kS/s。時分復用方式和傳統并行方式進行DDC時FPGA資源使用情況對比分析表明，時分復用方式節省較多FPGA資源，是一種比較有效的設計。仿真結果表明，本文設計的DDC仿真結果與理論吻合。時分復用FIR濾波器IP核進行多通道DDC是一種比較可取的方式，通道數繼續增加時，該方法仍然適用，可相應提高IP核的工作時鐘頻率，增加IP核的通道數。這種方法會在多通道全數字接收機里得到比較廣泛的應用。

參考文獻

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[2] 王凡，高火濤，周林.基于FPGA的多信道全數字高頻雷達接收機[J].華中科技大學學報（自然科學版），2011，39（3）：75-78.

[3] 匡宏印，張慶祥.基于FPGA的多通道雙頻數字化接收機研制[D].哈爾濱：哈爾濱工業大學，2013.

[4] 陳鏡，曹芳菊.基于IP核的濾波器復用模塊的設計和實現[J].無線電工程，2010，40(4)：26-29.

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