0 引言

    高速視頻圖像技術被廣泛應用于鐵道鐵路、航空航天、水下、生物運動捕獲、醫療器械、遠程教學及生產生活的諸多領域。目前，視頻圖像傳輸技術已經日趨成熟，并開始向高清、高速的需求方向發展。

    針對目前普遍存在的因為存儲速度低而只能采集低分辨率視頻數據的缺點，利用Camera Link的Full傳輸模式對圖像數據進行接收并利用多片DDR3-SDRAM多BANK存儲的原理對高帶寬和大容量圖像數據實現高速存儲及傳輸。

1 總體設計方案

    視頻圖像傳輸系統的設計框圖如圖1所示。系統主要由時鐘與復位單元、邏輯控制單元、視頻采集單元、視頻轉存單元、實時顯示單元組成。

    系統工作過程為：FPGA通過Camera Link接口將配置信息發送給CMOS相機，控制CMOS相機開始進行視頻數據的采集、編幀并通過Camera Link接口將數據傳送至FPGA；視頻數據經過FPGA的一系列相關的視頻數據處理之后存儲到DDR3-SDRAM中，當DDR3-SDRAM中的視頻數據存滿后，將存儲的視頻數據通過千兆以太網接口傳輸到上位機，最終在上位機上進行實時觀測。

2 高速視頻采集傳輸

2.1 視頻采集單元

    視頻采集單元主要包括COMS相機及Camera Link接口。采用Camera Link的Full模式進行數據采集，數據傳輸位寬為80 bit。

    設置圖像采集系統數據位寬為8 bit、采樣頻率為250幀/s、分辨率為2 048×1 088 Pixels的彩色視頻圖像。

2.2 圖像數據轉存單元

    DDR3-SDRAM為第三代雙倍數據速率動態同步隨機存儲器，與上一代產品相比，DDR3-SDRAM擁有兩倍于DDR2的預取能力；突發長度固定為8，增加了突發突變模式及重置功能，極大地降低了系統功耗。

    采用Micron公司的MT41K1G8SN-125內存條作為圖像的存儲介質，其由8個DDR3-SDRAM的存儲芯片組成，每個存儲芯片為8 bit，8片組合在一起為64 bit的數據位寬，FPGA與DDR3-SDRAM的硬件連接如圖2所示。其中，CK_N與CK_P 為DDR3-SDRAM的差分時鐘，其頻率為800 MHz；FPGA通過復位信號(RESET)、行地址選擇信號(RAS)、列地址選擇信號(CAS)、時鐘使能信號(CKE)和寫使能信號(WE)實現對DDR3-SDRAM的控制。

    64 bit數據并行地與FPGA的I/O口直接相連， DDR3-SDRAM的工作時鐘一次能夠傳輸64 bit的數據，極大地提高了數據的傳輸速率。單顆粒DDR3-SDRAM地址線的位寬為16 bit，Bank的位寬為3 bit，FPGA可直接通過控制Bank地址與16 bit的行列地址來選擇數據在DDR3-SDRAM中存儲的位置。

3 軟件設計及測試

    系統功能主要為對經過Camer Link接收模塊的串并轉換以及經過FIFO進行數據緩存處理之后的視頻進行再處理，轉化成能夠滿足DDR3-SDRAM存儲條件的時序控制之后，將視頻數據寫入DDR3-SDRAM的內部；將存儲DDR3-SDRAM內部數據讀出，經過處理后通過FIFO的處理，再經過千兆以太網輸出，經上位機處理后顯示。

    系統的工作流程如圖3所示。上電后系統復位，各功能模塊進行初始化；初始化及DDR3 DQS、Write、Read校驗完成后init_done拉高；相機開始工作，圖像數據經Camera Link接口進入FPGA進行數據編碼，編碼后數據暫存在內置FIFO模塊；判斷FIFO的almost_full信號是否為高電平，當almost_full信號為高電平則DDR3-SDRAM可以進行寫數據操作了，然后控制器開始向DDR3-SDRAM發送寫命令、寫地址以及寫數據操作，在寫數據的過程中控制器通過幀計數信號counter_frame來判斷DDR3-SDRAM是否被寫滿，當counter_frame=480時DDR3-SDRAM已經不能夠再接收一幀完整的視頻數據了，此時start_ddr3信號拉低，不再進行寫數據操作。然后等待千兆以太網模塊使能DDR3-SDRAM的讀數據操作，去將寫入DDR3-SDRAM中的數據經過控制器的控制后，通過FIFO的處理，經過千兆以太網模塊將數據輸出到上位機上進行顯示。

3.1 DDR3-SDRAM工作狀態機

    按JEDEC規定，DDR3-SDRAM工作必須遵守一定的規則，DDR3-SDRAM存儲器工作狀態如圖4所示。

    圖4中涉及命令及功能如表1所示。

3.2 DDR3-SDRAM突發模式下數據編碼

    系統采用DDR3突發傳輸模式，一次傳輸數據量為512 bit，而Camera Link接口一次傳輸數據為80 bit；對Camera Link傳來數據進行如圖5格式的編碼。編碼采用十六進制的EB 90作為幀標志，并設計16 bit的幀計數，將Camera Link傳來的每六次（480 bit）作為一組數據，然后緩存至FPGA內置FIFO模塊。

3.3 DDR3-SDRAM多BANK同行切換存儲設計與測試

    每片DDR3-SDRAM有8個BANK用于存儲數據，為了最大限度地提高DDR3-SDRAM的存儲速度，選擇最佳的工作模式，對單BANK內行切換存儲及多BANK同行切換存儲進行測試，如圖6所示。

    單BANK內行切換存儲是指在DDR3-SDRAM寫數據時先逐行寫BANK0，待BANK0寫滿之后再寫BANK1，依次寫各個BANK。在本次測試中采用的是每行寫8個64 bit的數據，再依次轉入該BANK的下一行。多BANK同行切換存儲是指DDR3-SDRAM寫數據時依次再寫BANK0～BANK7的第一行，所有BANK的第一行寫滿之后再依次寫各個BANK的第二行，以此類推進行DDR3-SDRAM的寫數據操作。測試時序是在ISE14.3建立的DDR3-SDRAM控制器工程中，添加DDR3-SDRAM模型聯合進行仿真的測試結果，仿真工具采用modesim仿真軟件。

    圖6(a)的單BANK內行切換測試時序，當ddr3_ras_n_fpga信號和ddr3_cke_n_fpga 信號均為高電平、ddr3_cas_n_fpga信號和ddr3_we_n_fpga信號均為低電平，DDR3-SDRAM接收寫數據命令，命令接收完畢后，開始往DDR3-SDRAM中寫入位寬為64 bit的數據。測試可得，在BANK0的一行連續寫完8個64 bit數據大概花費的時間約為6 045 756 fs，寫第一行的數據開始到寫入第二行數據的開始所花費的時間約為70 050 164 fs，則單BANK內行切換測試得出的寫數據的帶寬的利用率大約為8.6%。理想情況下的帶寬為12.5 GB/s，單BANK內行切換測試得出的帶寬大約為1 100.8 MB/s，系統采用的Camera link接收模塊接收的數據流為820 MB/s，則DDR3-SDRAM的帶寬約為1 100.8 MB/s時能夠滿足緩存的數據流條件，但是在實際處理中DDR3-SDRAM還會有一些其他的數據等待操作，比如等待FIFO的almost_full信號命令，還會消耗一定的DDR3-SDRAM帶寬，因此DDR3-SDRAM的帶寬有必要設計的更大一些。圖5(b)所示的為多BANK同行切換測試時序，其中ddr3_dq_fpga為寫入DDR3-SDRAM的數據。如圖5(b)所示，寫第一個BANK的一行的8個64 bit數據所花費的時間約為5 079 040 fs，寫第一個BANK的一行8個數據開始到寫第二個BANK的一行8個數據開始所花費的時間大約為9 994 240 fs，則多BANK同行切換測試得出的寫數據的帶寬的利用率大約為50.8%。理想情況下的帶寬為12.5 GB/s，則多BANK同行切換測試得出的帶寬大約為6 502.4 MB/s，Camera link接收模塊接收的數據流為820 MB/s，則DDR3-SDRAM的帶寬約為6 502.4 MB/s，這在很大程度上超過了Camera link接收模塊接收的數據流，能夠滿足緩存的數據流條件。

4 結論

    利用系統采集視頻圖像，經上位機還原后視頻圖像清晰完整，設計符合預期。結果表明：利用Full模式下Camera Link總線接口可滿足高速視頻圖像的采集需求，DDR3-SDRAM多BANK存儲技術可極大地提高數據存儲的速度，解決高速視頻高分辨率轉存及傳輸的問題。

參考文獻

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