0 引言

    程控信號源作為遙測測試系統的一個重要組成，主要用來為測試系統提供模擬激勵信號給被測模塊。信號源無論是在教學、科研還是在部隊技術保障中，都有著廣泛的使用^[1]。目前現有的信號源發生裝置存在模擬信號源少、信號精度較低的缺點，這給測試人員對遙測系統進行信號精度校準帶來了困難。根據直接數字頻率合成(Direct Digital frequency Synthesis，DDS)技術的特點將其應用于信號源系統中能顯著提高信號源的分辨率且降低研發成本。因此采用DDS技術設計一套多路相互電氣隔離的高精度程控信號源具有很大的實用價值和研究意義。

    為提高某軍工單位測試研發效率，本文基于FPGA設計并實現了一種至多128路輸出的相互電氣隔離的多種波形高精度程控信號源系統，該系統達到了±0.2% FS的高精度，大大縮短了遙測校準信號精度的測試時間。

1 系統整體架構

    本系統采用型號為EP2C20F484C8的FPGA芯片作為核心處理芯片，利用DDS芯片DAC902制作信號發生模塊，系統整體架構如圖1所示。系統可分為上位工控機與下位機DDS信號源板卡,上下位機之間通過485總線實現數據傳輸。本系統將128路信號分成16個信源，每個信源的8路信號集成在一個DDS板卡中，不僅擁有獨立的電源和參考地，還采用磁耦芯片ADUM1412來確保每路信號之間的電氣隔離。每塊板卡上的8路信號通過繼電器開關矩陣進行信號的擴展切換。系統工作時DDS模塊首先經由DAC902芯片產生低壓模擬信號，經差分放大電路放大幅值后進入到后端濾波放大電路進行去除量化噪聲和進一步調理放大，最終得到單路模擬激勵信號。在電路設計的關鍵部位均采用高精度電阻來保證轉換精度和增益精度滿足系統指標。整個信號源系統通過DC-DC電源模塊供電，電源模塊為信號源系統提供+5 V、+12 V以及±15 V的電源。

    本信號源系統可以產生頻率范圍為0～8 kHz、幅值范圍為-35 V～+35 V的正弦波、三角波、上升鋸齒波、下降鋸齒波、直流電平和占空比可調的方波，所生成的波形可從至多128路中的任意一路或多路相互電氣隔離的通道并行輸出，信號輸出的幅值精度為±0.2% FS。

2 信號源硬件設計

2.1 DDS的工作原理

    頻率合成技術先后經歷了直接模擬式、間接鎖相式(PLL)、直接數字式(DDS)3個發展階段^[2-3]。DDS的主要思想是從相位的概念出發合成所需要的波形^[4-5]。圖2為DDS原理框圖。

    N位累加器在時鐘fc的控制下以步長K進行累加，輸出的N二進制碼與相位控制字P相加后的結果作為波形存儲器ROM的地址，然后對ROM進行尋址后輸出D位的幅度碼S(n)，經過D/A轉換器后變成階梯波n(t)，最后通過低通濾波器處理后得到所合成的波形信號。

    DDS技術的核心思想即在頻率控制字的控制下，將離散波形數據轉換成一定頻率的連續模擬信號。輸出頻率與頻率控制字及參考時鐘的關系可用式(1)表示^[6]：

式中f₀為輸出頻率，K是頻率控制字，N為一正整數，f_c為時鐘頻率。

    從式(1)中可以看出，當K=1時，DDS模擬信號輸出最低頻率（即頻率分辨率）為f_c/2^N，而DDS模擬信號的最大輸出頻率則由Nyquist采樣定理決定，即f_c/2，也就是說K的最大值為2^N-1。當N的值固定時，只需改變K的取值，就可以改變輸出波形的頻率^[7]。通常情況下f_c為系統時鐘，所以頻率分辨率就只取決于N的取值。本系統中，為了提高系統的頻率分辨率，N的取值固定為32，系統參考時鐘f_c選為100 MHz，經計算本系統的頻率分辨率約為0.023 2 Hz。

2.2 FPGA主控模塊

    本系統中，為了使相位和波形存儲器的地址能相互對應，在折中的方式上選擇截取相位寄存器結果中的高12位數據作為存儲器尋址地址，這樣既節省FPGA片上資源，又可以保證波形精度。

2.3 D/A轉換單元設計

    經由12 bit精度的DDS芯片DAC902產生的初級低壓模擬信號會輸出至差分放大電路進行幅值放大，差分電路的結構圖如圖3所示。

2.4 濾波放大電路

    在濾波放大部分，采用OP07芯片搭建的低通濾波器結構作為前端運放模塊進行模擬信號的初級調理，輸出后的信號再作為后端共射電路的輸入進行電壓放大。在本系統中，低通濾波器的選擇上采用二階巴特沃斯低通濾波器以獲得最大的平坦幅度效應，同時解決由截取相位寄存器高12位數據作為存儲器尋址地址所帶來的量化噪聲。濾波放大電路原理圖如圖4所示。

    濾波方面考慮到設計的簡便性，結構上選用等容、等阻的設計方法，即令R₁₂=R₁₃=R，C₇=C₈=C。則一般的傳遞函數可由式(2)表示：

其中，電壓放大倍數濾波器系數a₁=ω_CRC(3-A_o)=1.41，b₁=(ω_CRC)²=1^[8]。為了滿足設計要求，本系統中給定轉折頻率f_c=80 kHz，R₆=1 kΩ，C=C₇=C₈=3.3 nF。功率放大器的放大倍數設定為10，因此還需在功放模塊進行放大倍數的相應調整。同時，電路圖中所示的電阻R₁、R₆、R₇、R₁₆采用高精度電阻來保證增益精度。

    在功放方面，采用互補推挽結構功率輸出級的結構，由運放輸出的小電流信號經OP07后輸出，再經過后端的共射電路進行電壓放大。反饋電阻R₁₃兩端并聯330 pF電容C₁，這樣能防止自激震蕩的發生。電路中上下對稱的兩個共射電路可以相互認為是恒流源。在集電極部分采用的是UBE倍增電路來確保晶體管保持靜態導通，防止波形發生交越失真。

    考慮到電路中元器件需要承受較高電壓，所以系統中功放模塊設計了分立三極管與集成功放共同工作的放大電路。這里的集成功放芯片采用OP07芯片,NPN三極管采用2SC3298,PNP三極管采用2SC1306。 

2.5 波形ROM的實現

    在本設計中，相位累加器輸出的高12位數據作為波形ROM的采樣地址，進行波形的相位與幅值轉換。12位的尋址ROM相當于把0°~360°的模擬信號離散成具有2¹²=4 096個采樣值的序列，則4 096個采樣值的幅度以12位的二進制數值固化在ROM中，按照地址的不同可以輸出相應的信號幅度。

    波形采樣值通過特定的波形數據轉換軟件將6種不同的波形相應轉換成6組對應的4 096個波形數據寫入.c文件中，然后定制FPGA內部集成IP Core實現波形ROM的功能。以上一級相位累加器所得相位結果作為波形ROM的地址，進而將輸出波形采樣點的二進制量化值傳給D/A轉換器作數模轉化。每次程序解包完成后，下位機會根據用戶需要配置的波形把SRAM中相應波形的4 096個波形數據取出，4 096個波形數據取出會被放置在FPGA芯片上的ram_onchip中經D/A轉換電路進一步把數據轉換成相對應的模擬信號。

3 信號源軟件設計

3.1 下位機軟件

    下位機軟件實現的功能是接收上位機通過485總線發送的配置指令數據包，根據制定好的通信協議按照相應的算法對數據包進行解析后比對CRC校驗碼和下位機板卡ID，并將有效的參數配置指令發送給對應ID號的DDS板卡，進而實現對16塊下位機DDS板卡的并行操作。下位機軟件的流程圖如圖5所示。

3.2 上位機軟件

    本系統中，上位機軟件的功能是通過界面的方式記錄用戶對DDS信號源系統的配置需求，將需求進行匯總并按之前指定的通信協議打成數據包向下位機發送相應的串口指令。上位機軟件基于C#開發環境進行界面的搭建和代碼編寫。用戶在使用上位機軟件時只需在界面上選擇需要配置的波形、頻率、幅值和占空比(方波)，并同時在界面中打開需要配置的通道號后點擊確定，就可以通過上位機控制信號源從128個通道中的一路或多路輸出所需波形。

4 實驗結果

    本信號源系統的輸出波形實測如圖6～圖9所示，根據用戶所選波形種類、輸出頻率、電壓幅值的不同，從圖中可以觀察到系統輸出的各種波形光滑且信號干擾小，頻率穩定度高。

    測試系統精度時，用戶從上位機配置界面輸入0～70 Vp-p范圍內需要的頻率和幅值，當信號源系統響應后通過高精度數字萬用表對輸出信號的幅值進行實時測量并計算出實際的幅值精度，表1為具體測試中實測的不同信號頻率下輸出幅值精度，信號的輸出經測量滿足設計時±0.2% FS的精度需求。

5 結論

    本文設計并實現了一種多路電氣隔離的高精度程控信號源，經實驗驗證如下：

    (1)本系統可實現0～8 kHz寬頻帶、0～70 V_P-P高幅值范圍、多種波形可選至多128路電氣隔離的模擬激勵信號源并行獨立輸出。

    (2)本系統輸出信號幅值精度經實測在0～8 kHz寬頻率范圍內達到±0.2% FS，具有很高的可靠性。

    (3)本系統采用的獨立電源和參考地與磁耦芯片結合的電氣隔離方法在實際應用中效果良好。

    (4)本系統的用戶配置直接通過上位機軟件實現，系統可應用在對自動化程度要求較高的環境中。

參考文獻

[1] 張靜，李延軍，劉長茂，等.基于DDS的高分辨率信號源發生器的實現[J].現代電子技術，2014(12)：4-5.

[2] 漢澤西，張海飛，王文渤，等.基于DDS技術正弦波信號發生器的設計[J].電子測試，2009(8)：65-69.

[3] 劉書萌.遙測模塊自動測試系統的程控信號源設計[D].北京：北京工業大學.2012.

[4] 周洪敏，王紅玉，顧艷麗.直接數字頻率合成技術及其實現方案[J].科技咨詢導報，2007(24)：121-122.

[5] 陳章余.基于FPGA的DDS正弦波信號發生器設計[J].電子技術，2014(7)：136.

[6] 鄧岳平，肖鐵軍.基于FPGA的并行DDS信號發生器的設計與實現[J].計算機工程與技術，2011，32(7)：2319-2323.

[7] 楊衛.基于算法FPGA實現的直接數字頻率合成器研究與設計[D].蘇州：蘇州大學，2009.

[8] 歐麥高德.硬盤接口技術的發展過程簡述[J].電腦知識與技術，2007(4)：60.