0 引言

    隨著CMOS工藝和集成電路技術的發展，電路的微型化給人們的生活帶來極大的方便，同時對高集成度和低功耗等特性提出更高的要求。特別是高集成度問題，由于特征尺寸縮小使得單位芯片面積上集成的元件數目急劇增加，集成電路的特征尺寸已經進入納米量級。在超大規模集成電路(Very Large Scale Integration，VLSI)中，有70%以上的硅片面積用于布線，進一步制約集成度的提高^[1]。在納米量級下，互連線寄生效應帶來的門延時、互連線串擾、功耗增加等問題變得更加嚴重，而多值邏輯(Multi-Valued Logic，MVL)電路的特性為解決這些問題提供了新的途徑。多值邏輯突破了傳統二值邏輯信號取值 “0”、“1”的限制，如多值邏輯最小基的三值邏輯，其信號可取值“0”、“1”和“2”，因此多值邏輯電路單線信息攜帶量高，空間或時間利用率充分，有效地降低芯片的布線面積，提高電路的集成度^[2]。

    多值存儲單元存儲信息量高，0.631n位的三值存儲器與n位的二值存儲器存儲的信息量相同^[2]，設計相同容量存儲器，需要芯片面積更小，電路功耗更低。但隨著電路集成度的提高，互連線寄生效應也來越明顯，從而將降低利用金屬氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)設計的三值存儲器的穩定性。然而CNFET化學性質穩定、柵壓調制便捷，以及漏電流小等優良特性^[2]，使得它具有取代傳統CMOS工藝的可能。且近年來，CNFET也逐漸被應用到集成電路設計領域。本文通過對CNFET的物理特性與多值邏輯理論的分析，利用不同閾值電壓的CNFET設計三值靜態SRAM，并分析其功耗及穩定性。

1 碳納米場效應晶體管

    CNFET是由半導體型單壁碳納米管(Single Walled Carbon Nanotube，SWCNT)構成^[3]。單壁碳納米管是由一層石墨稀片沿某一軸向卷成的直徑為納米量級的中空圓柱。SWCNT制造過程簡單，其特性取決于沿管軸卷曲的螺旋角。螺旋角可以由手性矢量來表示，手性矢量是由一個整數對(n，m)來表示^[3]。根據n和m的取值情況，可以將碳納米管分為金屬型碳納米管和半導體型碳納米管。當n=m或n-m=3i時，碳納米管為金屬型，其它情況為半導體型，其中i為整數。碳納米管的直徑D_CNT，可用如下公式^[4]計算：

其中a₀為石墨稀片中碳-碳鍵長，通常a₀=0.142 nm。圖1(a)為CNFET的正視圖，與傳統的MOSFET模型類似，有柵極、源極、漏極、基極4個端口。隨著柵極電位的變化，CNFET將導通或截止。圖1(b)為CNFET的俯視圖，柵極下方溝道區域為未摻雜的本征碳納米管，柵和源/漏極之間為重摻雜碳納米管，以保證導通電阻較小。根據摻雜物質的不同，可以將CNFET分為P型和N型兩類。

    本征碳納米管導通的閾值電壓V_th為半帶隙的一階近似，它是直徑的反函數^[4]：

其中a為碳原子與碳原子之間的距離，通常a=2.49 ，V_π=3.033 eV為碳-碳鍵中的π鍵的鍵能，e為元電荷，D_CNT為碳納米管的直徑。手性矢量為(19，0)的碳納米管直徑為1.487 nm，由公式(2)可知其閾值電壓為0.293 mV。隨著手性矢量的改變，CNFET的閾值電壓也將改變。假定手性矢量中m為零，具有不同手性矢量的兩個CNFET閾值電壓比為：

    表明CNFET的閾值電壓與碳納米管手性矢量成反比。

2 基于CNFET的單端口三值SRAM單元

    傳統6 T存儲單元中，交叉耦合反相器是存儲邏輯值的基本元件，存儲邏輯值的讀出與寫入由讀寫控制管來實現。存儲單元設計需滿足以下基本要求：(a)當存儲單元保持數據，交叉耦合反相器能穩定保持邏輯值；(b)當存儲單元寫入或讀出數據，位線的電壓能更新存儲節點的數據、同時存儲節點的數據也能改變位線電壓。類比傳統二值存儲單元的設計，三值SRAM需包含交叉耦合三值反相器。圖2為三值反相器^[1]，需兩個電源電壓Vdd和Vddl。定義Vdd對應邏輯值 “2”、Vddl對應邏輯值“1”、接地對應邏輯值“0”。N2管驅動能力弱于N1管和P1管，N2管柵極接Vdd，處于弱導通狀態。當輸入端IN為高電平Vdd時，N1管導通、P1管關閉，輸出端OUT放電到0。當輸入端IN為Vddl時，N1和P1管都關閉，輸出端OUT維持原來的電平Vddl不變，輸出邏輯值“1”。當輸入端IN為0時，N1管關閉、P1管導通，輸出端OUT充電到Vdd，輸出邏輯值“2”。

    將兩個三值反相器交叉耦合，結合讀寫控制管，可得單端口讀寫三值SRAM，如圖3所示，可以存儲邏輯值“0”、“1”和“2”。其中一個反相器連接T1管，另一個反相器連接T10管，通過控制T1與T10的柵極電壓來實現SRAM的寫操作。節點Q_B通過T8、T9管和傳輸門與位線相連，控制傳輸門的導通與關閉，讀取三值SRAM節點Q的數據。由式(1)和式(2)可知，N型CNFET中T1和T10的閾值電壓為0.293 V；T2、T7、T9和T11的閾值電壓為0.557 V；T4和T5的閾值電壓為0.428 V。P型CNFET中T3、T6、T8和T12的閾值電壓為-0.557 V。單端口讀寫三值SRAM的工作過程分為3個階段：數據保持、讀取數據和寫入數據階段。數據保持階段如下：(a)當三值SRAM保持邏輯值“0”，將W、R和W_B、R_B分別接入低電平和高電平，T1導通，T10、T11和T12截止，將交叉耦合的反相器與位線BL斷開。由于T4、T5柵極接入Vdd=0.9 V，T4、T5處于常導通狀態。T2、T6導通，T3、T7截止，則節點Q和Q_B的電壓分別為0 V和0.9 V。(b)當三值SRAM保持邏輯值“1”，交叉耦合的反相器與位線BL斷開，由于T4、T5導通，T2、T3、T6和T7截止，則節點Q和Q_B的電壓都為Vddl=0.45 V。(c)當三值SRAM保持邏輯值“2”，交叉耦合的反相器與位線BL斷開，由于T4、T5導通，T3、T7導通，T2、T6截止，則節點Q和Q_B的電壓分別為0.9 V和0 V。

2.1 讀操作

    三值SRAM讀取數據的操作過程如下：在讀取數據前將位線BL預充電到Vddl=0.45 V。(a)當SRAM存儲的數據為“0”(即節點Q為“0”)，Q_B節點電壓為Vdd。此時，T8管關閉、T9管導通，控制信號R和R_B分別為高電平和低電平，使傳輸門導通。將T9管接地信號讀取為邏輯值“0”，位線BL的電壓放電到0。(b)當SRAM存儲的數據為“1”(即節點Q為“1”)，Q_B節點電壓為Vddl。此時，T8、T9管同時關閉，控制信號R和R_B分別為高電平和低電平，使傳輸門導通。由于T8、T9管的關閉，位線BL保持原來的預充電電壓Vddl不變，讀取的數據為“1”。(c)當SRAM存儲的數據為“2”(即節點Q為“2”)，此時，T8管導通、T9管關閉，控制信號R和R_B分別為高電平和低電平，使傳輸門導通。將T8管接Vdd，讀取邏輯值“2”，位線BL被充電到Vdd。圖4為讀操作的HSPICE仿真結果，與理論分析完全一致，證明了三值SRAM的讀操作功能正確。

2.2 寫操作

    SRAM的寫操作是將位線BL上的數據寫入到交叉耦合的反相器中，迫使SRAM節點Q上的數據與BL上的數據一致。T2-T4組成的反相器連接T1管，在寫入數據時，將T1管關閉，切斷兩個反相器的交叉耦合，提高寫操作的穩定性。寫入數據的操作過程如下：當W、W_B分別為高電平和低電平時，位線BL上的數據將寫入交叉耦合的反相器。W_B為低電平時T1管關閉，T2-T4組成的反相器停止工作，切斷兩個反相器的交叉耦合，使BL上的數據更容易寫入。當數據寫入完成后，W_B為高電平，T2-T4組成的反相器開始工作，兩個反相器交叉耦合；同時，W為低電平，使得交叉耦合的反相器與位線BL斷開，這樣寫入的數據得以保持。圖5為寫操作的HSPICE仿真結果，與理論分析完全一致。證明了三值SRAM的寫操作功能正確。

3 實驗結果與分析

    采用斯坦福大學的32 nm CNFET標準模型庫^[5]，利用HSPICE對單端口三值SRAM進行仿真。標準模型庫主要參數為：電源電壓Vdd=0.9 V和Vddl=0.45 V，物理溝道長度L_ch=32 nm，本征碳納米管區彈道散射自由程長度為L_geff=100 nm。

3.1 靜態噪聲容限

    靜態噪聲容限(Static Noise Margin，SNM)是衡量存儲單元抗干擾能力的一個重要參數。靜態噪聲容限是指存儲單元所能承受的最大直流噪聲信號的幅值，若超過這個值，存儲結點的狀態會發生錯誤翻轉^[6]。SNM可以用蝶形曲線來表示，蝶形曲線是通過反相器的電壓傳輸特性(Voltage-Transfer Characteristic，VTC)曲線和鏡像的逆變換的電壓傳輸特性曲線繪制得到。圖6是通過HSPICE仿真得到的蝶形曲線。

    與二值SRAM的蝶形曲線相比，三值SRAM的蝶形曲線具有更多的正方形，最小正方形的對角線限定三值SRAM的SNM。圖3中T1管不是反相器中的一部分，而是在數據通過T10管寫入時，控制兩個反相器交叉耦合與否，確保數據有效寫入，提高三值SRAM的穩定性和SNM。三值SRAM的數據通過T8和T9管讀出，讀操作過程中三值SRAM的信號并未與位線相連，而是利用存儲的信號控制T8和T9管的導通和關閉，實現數據的輸出。避免位線上的電壓影響存儲節點的狀態，提高三值SRAM的穩定性。因此，單端口三值SRAM既提高寫入數據的穩定性也提高讀取數據的穩定性。

    碳納米管器件物理特性取決于：碳納米管的直徑、碳納米管之間的間距和柵極下碳納米管的數量，這些參數的變化將對CNFET電路的特性產生很大的影響，而CNFET柵氧化層厚度和溝道長度的工藝偏差產生的影響則很小，可以忽略^[7]。實驗中對碳納米管的直徑和碳納米管之間寬度的工藝偏差進行蒙特卡羅仿真，它們服從偏差為10%的高斯分布。

3.2 功耗與延時

    通過對三值SRAM的延遲和功耗進行分析。表1給出了本文提出的三值SRAM的讀寫延時及存儲功耗，并與文章[8]的相應數據進行對比。由表1可以發現本文所提出的三值SRAM的寫延時比文章[8]至少減少24%，而讀延時至少減少36%。表中“—”是由于本文讀操作時，位線BL預充電到“1”，而文章[8]對應的預充電為“2”，故此處無讀延時。表1同時給出了存儲邏輯電平時消耗的平均功耗，當三值反相器輸出端邏輯值變化到“0”時，N2和N1管分別傳輸的Vddl和接地0之間存在輸出競爭；同理，當三值反相器輸出端邏輯值變化到“2”時，N2和P1管分別傳輸的Vddl和Vdd之間存在輸出競爭，導致了三值SRAM存儲邏輯值“0”和“2”的功耗較高的結果。

4 結論

    本文利用碳納米管的多閾值特性，設計了一種三值單端口SRAM單元。該單元相比二值SRAM不僅提高了存儲信息密度，而且減少了芯片布線面積；采用隔離和切斷交叉耦合技術，提高了讀寫數據的穩定性。HSPICE仿真結果表明，三值SRAM單元讀寫功能正確，與MOSFET的三值SRAM相比，存儲邏輯值消耗的平均功耗降低且工作速度提高。蒙特卡羅仿真驗證，三值SRAM的SNM較大，且工藝偏差對電路的穩定性影響較小?；贑NFET的單端口三值SRAM單元設計為大容量存儲器的設計提供了方向。

參考文獻

[1] SRINIVASAN P，BHAT A S，MUROTIYA S L，et al.Design and performance evaluation of a low transistor ternary CNTFET SRAM cell[C].2015 International Conference on IEEE Electronic Design，Computer Networks&Automated Verification(EDCAV)，2015：39-43.

[2] 唐偉童，汪鵬君，鄭雪松.基于CNFET的低功耗三值門電路設計[J].寧波大學學報：理工版，2014，27(3)：43-49.

[3] LIN S，KIM Y B，LOMBARDI F.CNTFET-based design of ternary logic gates and arithmetic circuits[J].IEEE Transaction on Nanotechnology.2011，10(2)：217-225.

[4] DENG J，WONG H S P.A compact SPICE model for carbon-nanotube field-effect transistors including nonidealities and Its application-part I：model of the intrinsic channel region[J].IEEE Transactions on Electron Devices，2007，54(12)：3186-3194.

[5] Stanford Nanoelectronics Lab.Stanford CNFET model and Schottky barrier CNFET model[EB/OL].[2015-12-18].http：//nano.stanford.edu/model.php?id=23.

[6] 陳鳳嬌，簡文翔，董慶，等.65 nm SRAM傳統靜態指標的測試方案及研究[J].固體電子學研究與進展，2012，61(6)：613-618.

[7] 王謙，汪鵬君，龔道輝.基于CNFET的三值脈沖式D觸發器設計[J].寧波大學學報：理工版，2016，29(1)：37-41.

[8] KAMAR Z，NEPAL K.Noise margin-optimized ternary CMOS SRAM delay and sizing characteristics[C].Midwest Symposium on Circuits and Systems，2010：801-804.