唐波，黃文玲，張靜遠
（海軍工程大學 兵器工程系，湖北 武漢 430033）
摘要：提出了一種基于計數器原理的調頻信號解調方法，該方法以FPGA為核心，結合放大整形電路、高頻振蕩器電路以及DAC，完成對超聲以及以下頻率的調頻信號解調。該方法通過對信號周期計數，然后用計數值檢索存儲有信號幅度值的存儲器，最后經過DAC得到調制信號。
關鍵詞：計數器；調頻信號；解調；FPGA
中圖分類號：TN76文獻標識碼：ADOI： 10.19358/j.issn.1674-7720.2017.08.023
引用格式：唐波，黃文玲，張靜遠.基于計數器原理的調頻信號解調方法［J］.微型機與應用，2017,36（8）：73-75.
0引言
*基金項目：國家自然科學基金項目（11602300）對調頻信號的解調常采用變容二極管等模擬元件組成的解調電路來實現，然而模擬電路存在諸多缺陷［1］。隨著電子技術的不斷發展，FPGA以其強大的功能和豐富的資源迅速占領了信號處理領域?；谟嫈灯髟淼恼{頻信號解調方法就是以FPGA為核心，采用數字的方式來實現調頻信號的解調。
1基本原理
假設一調頻信號f(x)，對其進行整形放大，便可得到與調頻信號同頻的方波信號［2］，如圖1所示。
在方波信號的上升沿啟動計數器計數，同時在上升沿輸出計數器計數值并復位計數器。計數器輸出值用于檢索存儲器，存儲器中存儲有相應的信號幅度信息，存儲器輸出連接D/A轉換器，則可得到幅度隨輸入信號頻率變化的輸出信號。系統原理框圖如圖2所示。
其中計數器主要完成對信號周期的計數，對于調頻信號來說，信號瞬時周期反比與信號瞬時頻率，因此計數值可實時反映信號頻率的變化，經過存儲器的映射關系得到調制信號的幅度值，經DAC變換后輸出。
其中高頻振蕩器用于產生高頻震蕩信號，經倍頻或分頻后得到與調頻信號頻率相匹配的計數時基。
2系統分析
2.1時基電路
由高頻振蕩器產生震蕩信號，經過倍頻或者分頻之后得到計數時基信號，時基信號的選擇取決于不同信號的頻率范圍。時基信號fc的選擇通常考慮兩方面因素：調頻信號的頻率上限fmax和調頻信號的頻率下限fmin。
為了保證對信號的周期計數具有較高的精度，通常要求時基信號頻率大于信號頻率的50倍［3］，即:
fc≥50fmax（1）
同時，計數器的輸出信號作為存儲器的地址信號，用于檢索相應的調制信號幅度值，因此計數器的輸出值vc最大值受到存儲器存儲深度dm的限制，即:
2.2計數器
計數器對計數值輸出、計數啟動、計數復位采用相同的觸發源，均在方波信號的上升沿觸發。因此計數器每個上升沿的輸出值反映的都是信號周期的時間，計數器的計數時基信號頻率為fc，因此計數器的輸出值vc可表示為:
計數器的輸出值反映的是調制信號的變化規律，當調制信號幅度減小時，計數器的輸出值增大，反之，則減小。
2.3存儲器
存儲器中存儲有調制信號的幅度值，它的主要功能是完成計數值到調制信號幅度值的映射，即以計數器的計數值作為地址信號，檢索相對應的幅度值。對于計數器來說，計數值與調制信號幅度是成反比的，因此存儲器中高圖4系統電路原理圖位地址存儲的是信號的小幅度值，低位地址則存儲信號的大幅度值。因此當輸入信號頻率降低的時候，在存儲器的輸出端得到較小的信號幅度值，反之則得到較大的信號幅度值。經過DAC之后就可以得到調制信號。
3誤差分析
由以上分析可知，計數值反映的是信號頻率的變化規律，因此式（4）可以表示為：
f=fcvc
則信號頻率的相對誤差可以表示為：
dff=dfcfc-dvcvc
則極限情況下的最大誤差為：
![V)T]M3S9O4Z530ZCVK~}Y}P.png](http://files.chinaaet.com/images/2017/06/05/6363230275749289091335582.png "V)T]M3S9O4Z530ZCVK~}Y}P.png")
其中，dfcfc為計數時基信號的誤差，它代表了高頻振蕩器的頻率穩定度；dvcvc為計數值相對誤差，即量化誤差［4］。
對于高頻震蕩器來說，精度均在10-4以上，則對于10 MHz的振蕩器來說,dfcfc≤10-11;而計數值相對誤差dvcvc則取決于時基信號的頻率以及輸入信號的頻率，如圖3所示。
圖3計數誤差原理由圖3可以看出，采用計數器對信號周期進行計數，總會存在一個±1個計數周期的誤差，則有：
![F}1}R`}V)]`V%1[7K[ZRUWY.png](http://files.chinaaet.com/images/2017/06/05/6363230269944179885026294.png "F}1}R`}V)]`V%1[7K[ZRUWY.png")
![R`TJN`]KW8X)X2@JHHSJY%Y.png](http://files.chinaaet.com/images/2017/06/05/6363230272397483457720129.png "R`TJN`]KW8X)X2@JHHSJY%Y.png")
顯然，增大計數時基頻率與信號頻率之間的差別可以有效地減小系統誤差。
4電路實現
隨著電子技術的不斷發展，以FPGA為核心的各種信號處理系統不斷涌現，由于豐富的片上資源，使得系統極大地簡化［5］。在該系統中，FPGA實現倍頻/分頻、計數器以及存儲器的功能，系統電路原理如圖4所示。
由圖4可以看出，前端模擬電路實現信號的放大整形，即將輸入信號轉換成能被FPGA接收的方波信號，在FPGA中以一定的計數時基完成對信號周期的計數，并以計數結果作為存儲器的地址信號讀出存儲在存儲器中的調制信號幅度，最后經過DAC將離散的調制信號幅度值轉換成模擬的調制信號，從而完成對信號的解調。
5結論
由以上分析可知，只要針對輸入信號的頻率范圍選取合適的計數時基，就可以以較高的精度實現對調頻信號的解調，而且通過增大存儲器的存儲深度可以從整體上提高系統的精度。該系統使用方便，參數修改靈活，可以在不做硬件改動的情況下適應不同頻段信號的解調。
參考文獻
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