多年以來，2D NAND 一直都是半導體工業光刻（lithography）技術的發展推動力，其印刷尺寸是最小的，而且保持逐年下降。隨著 2D NAND 的尺寸縮小到了十幾納米節點（16nm、15nm甚至 14nm），每個單元也變得非常小，使得每個單元中僅有少數幾個電子，而串擾問題又使得進一步縮小變得非常困難而且不夠經濟。

　　隨著 2D NAND 的問題越來越多，業界開始著眼于 3D NAND?，F在，我們正見證著 3D NAND 的快速增長，3D 位產量正在超過 2D 位產量。在這篇文章中，我們將仔細探究 3D NAND 技術，并會對 3D NAND 和 2D NAND 的成本進行比較。

　　3D NAND 工藝

　　東芝和三星在 3D NAND 上的早期開拓性工作帶來了兩大主要的互相競爭的 3D NAND 技術。

　　東芝開發了一種叫做 Bit Cost Scalable（BiCS）的工藝。BiCS  工藝采用了一種先柵極方法（gate-first approach），這是通過交替沉積氧化物（SiO）層和多晶硅（pSi）層實現的。然后在這個層堆疊中形成一個通道孔，并填充氧化物-氮化物-氧化物（ONO）和 pSi。然后沉積光刻膠，通過一個連續的蝕刻流程，光刻膠修整并蝕刻出一個階梯，形成互連。最后再蝕刻出一個槽并填充氧化物。如圖 1 所示。

　　圖 1：BiCS  工藝

　　三星則開發了一種 Terabit Cell Array Transistor （TCAT）工藝。TCAT 是一種后柵極方法（ gate-last approach），其沉積的是交替的氧化物和氮化物層。然后形成一個穿過這些層的通道并填充 ONO 和 pSi。然后與 BiCS 工藝類似形成階梯。最后，蝕刻一個穿過這些層的槽并去除其中的氮化物，然后沉積氧化鋁（AlO）、氮化鈦（TiN）和鎢（W）又對其進行回蝕（etch back），最后用塢填充這個槽。如圖 2 所示。

　　圖 2： TCAT 工藝

　　這兩種工藝都能得到電荷陷阱存儲單元（charge trap memory cell）。

　　從前面的討論和圖中可以看出，這兩種工藝的基本不同在于 BiCS 使用了 pSi 字線的先柵極方法，而 TCAT 則使用 W 字線的后柵極方法。

　　長時間以來，業內都有傳言說東芝做不出有效的 BiCS，而東芝的生產部分基本上就是復制的 TCAT 工藝，盡管東芝還是稱之為 BiCS。

　　英特爾-美光走了一條類似于 BiCS 的路，只不過他們構建的是浮柵極（floating gates）。

　　資金成本

　　很多人看了下面美光給出的圖后都評論說 3D NAND 的資金成本比 2D NAND 高 3 到 5 倍。但這幅圖表達的不是這個意思！這幅圖想表達的是從 2D NAND 節點轉換到 3D NAND 節點的成本是從 2D NAND 節點轉換到一個新的 2D NAND 節點的成本的 3 到 5 倍

　　圖 3：美光 2D NAND 到 3D NAND 的轉換成本

　　2D NAND 是一種光刻主導的工藝，20nm 以下的節點需要多個四重圖案步驟。從一個節點移動到下一個節點的推動力主要來自于光刻工具的改進。當升級光刻工具時，通常可以用當前的工具以舊換新獲得改進后的工具，從而降低轉換成本。

　　而 3D NAND 則是使用的 3D 存儲堆棧技術所需的專門工具來進行沉積和蝕刻。光刻技術不是 3D NAND 發展的推動力，在 3D NAND 工藝流程中最多也只有一個雙重圖案步驟。但是，其流程中卻有多個高縱橫比蝕刻步驟，其中每個晶片的蝕刻時間高達 30 至 60 分鐘！

　　為了進一步探索它，我們來研究一下 2D 和 3D NAND 新建晶圓廠的資金需求。我的公司 IC Knowledge LLC 開發了半導體行業中應用最廣泛的成本建模工具。我們的戰略成本模型（Strategic Cost Model）可以為 2D 和 3D NAND 工藝給出詳細的設備配置需求。在比較新建晶圓廠之前，圖 4 給出了基于三星工藝的 2D 和 3D NAND 的轉換成本。

　　圖 4： 2D NAND 和 3D NAND 的轉換成本

　　從圖 4 中我們可以看到，在特定的工藝轉換上有類似于圖 3 的 3 到 5 倍的轉換成本。

　　但是，如果我們模擬構建一家新建 2D NAND 晶圓廠的成本與一家新建 3D NAND 晶圓廠的成本，我們則會看到完全不同的景象，3D 的資金成本甚至比 2D 的資金成本還稍微低一點！如圖 5 所示。

　　圖5：新建晶圓廠成本

　　晶圓成本

　　與資金成本類似，我們相信在晶圓成本上也有些模糊不清的地方。圖 6 比較了三星的 Line 12 晶圓廠的 2D 16nm 晶圓成本與三星的西安晶圓廠的 3D 64 層晶圓成本。

　　圖 6：升級后設施的 2D NAND 和 3D NAND 晶圓成本對比

　　Line 12 在 2003 年上線，經過了多次升級，使得現在設備配置中關鍵部分的成本已經達到了最低。而西安晶圓廠則在 2014 年上線，所有設備的成本都還在下降過程中。如果我們將新建的 2D 和 3D NAND 晶圓廠的晶圓成本從不同的圖片融合到一起，就得到了圖 7.

　　圖 7：新建的 2D NAND 和 3D NAND 晶圓廠的晶圓成本

　　位密度

　　用一個 NAND 的位（bit）總數除以管芯尺寸（die size），我們可以計算出 bits/mm? 指標。在今年的 ISSCC 上，三星在 session 11 發表了論文《A 512Gb 3b/cell 64-Stacked WL 3D V-NAND Flash Memory》。根據這篇論文，我們可以比較從 64 層 3D NAND 到 2D NAND 的各種工藝的位密度。下面的表格給出了三星的值（所有器件都是 3  bits/cell）。

　　表 1：三星 NAND 的位密度

　　從表 1 中我們可以看到 3D NAND 的位密度高于 2D NAND，64 層的 3D NAND 更是超過了 16nm 的 2D NAND 的三倍！

　　目前 3D NAND 的產量還不及 2D NAND，因此每個晶圓上優良位的數量還未達到 3D 位密度優勢應有的水平。

　　位成本

　　為了計算位成本，我們需要晶圓成本、位密度和產量。如上所述，晶圓成本嚴重依賴于生產該晶圓的晶圓廠的規格。位密度和產量也因公司不同而各有差異。比如說，英特爾-美光使用的是 CMOS-Under 技術，其中一些次要的 CMOS 構建在存儲陣列之下，這能實現比其競爭對手更高的位密度。我們也相信英特爾-美光有相對好的產量。

　　英特爾-美光在它們位于 Lehi Utah 的 Fab 2 工廠開始了它們最早的 3D NAND 生產，這是一個 2007 年的老廠。然后在新加坡的晶圓廠 10N 也承擔了部分生產，這是一個 2011 年的廠。直到今年，我們才有望看到英特爾-美光新建的 10X 3D NAND 晶圓廠開始生產。英特爾也在調整其位于中國的 Fab 68 來生產 3D NAND。在它們 2017 年的分析師會議上，美光展示了下面的圖 8.

　　圖 8：2D NAND 和 3D NAND 的位成本對比

　　從這張圖中我們可以看到，相對于 2D-16nm，3D-32 層工藝降低了 30% 的位成本，并有望在 3D-64 層工藝上再進一步降低 30%。我認為這種行業領先的成本降低是源于舊晶圓廠有一些折舊的資產、CMOS-Under 所帶來的高位密度和高產量。

　　東芝最近表示 3D-64 層工藝是一個“甜蜜點（sweat spot）”，并且最終將實現比 2D NAND 更低的成本。我認為這是由東芝的未折舊的晶圓廠資源和相對更低的產量這些因素共同決定的。

　　三星還未在成本方面給出任何公開說明，但我相信它們在 3D-48 層的左右大致持平。我已經聽說它們的產量非常不錯。

　　串堆疊（string stacking）

　　隨著存儲堆疊的層數越來越多，通道孔長寬比隨之攀升，使得該工藝的難度越來越大，也越來越慢。在某個位置將需要串堆疊（string stacking）。在串堆疊中，首先會沉積一些層，這些層被完全加工成存儲單元，然后再沉積和加工一個或更多額外的存儲堆疊。串堆疊會增加掩模和復雜性，但會使通道孔的形成更快更輕松。

　　據了解，在 64 層工藝上，英特爾-美光使用了 2-stack 陣列，而三星沒有使用堆疊。有人猜測東芝將會使用串堆疊，但據我了解還沒有得到確認。據信三星希望一直避免串堆疊，直到至少 128 層才會考慮使用。使用 IC Knowledge 的 Strategic Cost Model，我在 96 層上對 TCAT 工藝的 2-stack 方法和單堆疊方法進行了比較，并發現 2-stack 方法會增加大約 14% 的成本，所以關于三星在至少 128 層才會考慮在他們的工藝中使用堆疊的傳言是有道理的。

　　總結

　　隨著 3D NAND 擴展到 64 層及以上，所有主要制造商的位成本都將低于 2D NAND 的位成本。3D 位產量現在正在超越 2D 位產量，而且隨著層數的進一步擴展，3D NAND 應該還能繼續將摩爾定律很好地延展和延續到下一個十年。