0 引言

    脈沖多普勒（Pulse Doppler，PD）雷達是一種利用多普勒效應檢測目標信息的雷達，是在動目標顯示雷達基礎上發展起來的雷達體制。雷達脈沖信號寬度的選擇受到了兩個相互矛盾的因素制約：為了提高雷達的作用距離，需要較寬的脈寬；而為了提高距離分辨力與測距精度，則要求較窄的脈寬。早期雷達選用的是窄脈沖、高功率的折中方法，但是發射機與天饋線耐功率限制了系統的高功率。應用了脈沖壓縮技術的PD雷達解決了該問題，即在發射時采用寬的脈寬信號，提高了雷達的作用距離，而接收時壓縮成窄脈沖，提高了距離分辨力與測距精度。

    本文設計了一種基于FPGA與多片DSP的PD脈沖壓縮雷達信號處理機，利用1片FPGA與3片高性能ADSP-TS201S協同工作，以流水線的方式實現了PD脈沖壓縮雷達針對線性調頻（Linear Frequency Modulation，LFM）信號脈沖串的脈沖壓縮、相參積累與恒虛警（Constant False Alarm Rate，CFAR）檢測處理，具有良好的處理性能與實時處理能力。

1 系統架構

    本雷達處理機的核心處理器為1片FPGA與3片ADSP-TS201S。FPGA采用Xinlix公司出品的Virtex4系列XC4VSX55。系統由FPGA控制AD采集雷達回波信號，而AD采用12位AD9430。由于系統所處理的數據量非常大，系統為每片DSP配置了一片32 M×32 bit的SDRAM，以擴展存儲空間。

    對于多ADSP-TS201S組成的系統，DSP之間的互聯方式主要分為LINK口耦合模型、共享總線耦合模型與LINK口共享總線混合模型。本雷達處理系統正是采用這種LINK口與總線共享相結合的互聯方式，將3片ADSP-TS201S通過LINK口實現點對點的互聯，同時3片ADSP-TS201S又通過共享總線的方式互聯在一起。這兩種聯接方式相結合可以使多DSP系統方便地實現多DSP內部資源共享，又可以高速地通過LINK口實現點對點的通信。結合了上述兩種方式的優勢^[1-2]，本雷達信號處理機的硬件結構如圖1所示。

2 LFM-PD算法的硬件映射

    本系統要處理的雷達信號為LFM脈沖串，每幀LFM脈沖串之前由幀同步標志，其中每幀數據中具有256個LFM脈沖，脈沖寬度為44 μs，脈沖重復間隔為295 μs，信號帶寬為40 MHz，載頻為120 MHz，幀周期為100 ms，如圖2所示。

    系統由FPGA控制AD進行中頻采樣，由FPGA完成中頻信號的數字下變頻，經由數字下變頻后的LFM信號變為基帶信號，需要由3個ADSP-TS201S完成脈沖壓縮、相參積累與CFAR操作。系統利用160 MHz時鐘采樣中頻LFM信號，為了提高采集LFM信號的可靠性，系統在LFM脈沖44 μs的脈沖寬度的基礎上，前后各預留了3 μs的采樣裕量，因此，每個采樣波門的長度設為50 μs，而經由數字下變頻后，每幀數據的采集脈沖的實部數據與虛部數據各為4 000點，而每幀數據具有256個LFM脈沖串。經由上述分析，針對本系統LFM數據處理流程可細化如圖3所示^[4-5]。

    由于雷達LFM脈沖串連續發射，因此系統必須能夠實現對于LFM脈沖串的實時處理，對于本系統來說，必須在100 ms內完成所有的數據處理。在100 ms之內要在一片DSP中完成所有的數據處理幾乎是不可能的。因此，本系統采用了流水線的工作模式，將3片ADSP-TS201S構成了一條處理流水線，分別將脈沖壓縮、相參積累與CFAR映射到不同的DSP中進行流水線式的處理。這樣做雖然會產生3幀數據的流水線延遲，但是好處是當流水線建立起來并充分流水時，系統可以在100 ms之內完成一幀數據的處理，實現實時處理的要求。

3 系統的流水線與處理流程

    為了實現實時處理，本系統利用3片ADSP-TS201S構建了一條處理流水線，由3片DSP分別進行脈沖壓縮、相參積累與CFAR的處理過程。

    對于DSP1，該DSP完成脈沖壓縮的過程，脈沖壓縮以每個脈沖為最小處理單元，其處理主要包括4096點復數FFT、4096點復數乘法與4096點復數IFFT。其處理過程應在每個脈沖間隔之間完成，每個脈沖間隔僅為295 μs-44 μs=251 μs。

    DSP1中的處理流程為：首先由外部DMA收取一個脈沖的數據，然后執行脈沖壓縮操作，將脈沖壓縮的結果通過DMA發送到DSP2中進行相參積累。為了保證實時處理，同時考慮到進行DMA數據傳輸的同時不影響DSP的數據處理，因此在DSP1中建立一條軟件流水線，開辟3片存儲空間，進行乒乓訪問操作。DSP1的操作由脈沖同步觸發，在一個脈沖重復周期內，流水地接收第n+1個脈沖的數據，處理第n個脈沖的數據，發送第n-1個脈沖的數據。DSP1中的處理流水線如圖4所示。

    如圖4所示，由于FPGA是按脈沖開啟采樣波門，因此其由采樣到傳輸給DSP1有一個脈沖重復周期的延遲，也就是說，在Pulse2時刻，DSP1才會接收Pulse1的數據。由于要構建軟件流水線，因此DSP1內部要開辟Memory1、Memory2與Memory3 3片存儲空間。由于DMA操作不影響DSP對于數據的處理，因此當流水線完全建立起來后，DSP對于3片不同的存儲空間分別進行接收第n+1個脈沖的數據、處理第n個脈沖的數據與發送第n-1個脈沖的脈壓結果。即當PulseN的時刻，可以得到PulseN-4的脈壓結果，最終流水線延遲為4個脈沖重復周期。

    當FPGA完成一幀數據的采樣，即通過外部中斷與DSP1通信，告知DSP1該脈沖的脈沖計數（PulseCnt），而DSP1根據PulseCnt來區分不同的操作。而為了實現流水線處理，DSP1在內部分別開辟3片Memory存儲空間，根據不同的Memory指針來區分。當PulseCnt為1時，此時FPGA采樣1st Pulse的數據，因此DSP1并不從FPGA收取數據；當PulseCnt為2時，此時1st Pulse數據采樣完成，DSP1配置DMA，從FPGA收取1st Pulse的數據；當PulseCnt為3時，DSP1配置DMA，從FPGA收取2nd Pulse的數據，而在收取數據的同時，DSP1處理1st Pulse的數據，進行脈沖壓縮處理；當PulseCnt為4～257時，DSP1配置DMA，從FPGA收取N-1 Pulse的數據，然后配置另外一路DMA，向DSP2發送N-3 Pulse的脈沖壓縮結果。而在收取數據與發送處理結果的同時，DSP1處理N-2 Pulse的數據，進行脈沖壓縮處理；當PulseCnt為258時，DSP1配置DMA向DSP2發送255th Pulse的脈壓結果，并處理256th Pulse的數據；當PulseCnt為259時，DSP1配置DMA向DSP2發送256th Pulse的脈壓結果。此時PulseCnt將清0，本幀的數據處理結束。

    系統中DSP2完成LFM脈沖串的相參積累處理，其包括加漢明窗操作與FFT操作。與DSP1不同的是，DSP2的處理最小粒度為每幀雷達數據，也就是說，DSP2接收到一整幀數據后才進行數據處理。因此DSP2的流水線深度可設計為兩級，當DSP1將每幀的脈壓結果傳輸給DSP2的過程中，DSP2可以處理DSP1傳來的上一幀的雷達數據。由于數據量巨大，因此需要在SDRAM中開辟2片存儲空間以實現乒乓操作，建立流水線深度為兩級的軟件流水線。DSP2處理流水線如圖5所示。

    DSP2中的數據處理是由幀同步觸發的。當來自FPGA的幀同步信號到達后，DSP開始當前幀的數據處理。由于SDRAM中存儲的脈沖壓縮結果是按方位向存儲的，而DSP2需要按距離門處理數據，因此采用二維DMA的方式從SDRAM中跳躍式地按列讀取數據。讀取數據完成后，進行加漢明窗，并作256點FFT，隨后將每個距離門的數據通過DMA傳輸給DSP3。在數據處理的過程中，DSP2始終響應來自于DSP1的DMA中斷，來收取下一幀要處理的脈壓結果。當DSP2接收下一幀數據和處理當前幀數據時均需要占用SDRAM的總線，會引起相應的總線沖突，此處交由DSP系統仲裁即可。

    DSP3主要完成CFAR過程，由于相參積累后的數據仍為復數，因此在做CFAR之前應該將所有數據求模。DSP3的系統流水線與DSP2類似，均設計為接收下一幀數據，如圖5所示。其通過Link口接收DSP2傳來的數據，此處與DSP1至DSP2的數據傳輸十分類似，也是啟動DMA，將接收到的數據存儲到SDRAM的兩片不同的存儲空間中。

    DSP3的處理同樣是由幀同步觸發的。當幀同步到達時，系統從SDRAM中讀取兩個距離門的數據，由于來自于DSP2的數據已經按距離門排列，因此此處不需要跳躍地讀取數據，只需要普通的DMA操作即可。DSP3每次處理兩個距離門的數據，分別做求模操作與CFAR操作。在執行數據處理的過程中，DSP3一直響應來自DSP2的Link口接收中斷，一旦有數據從DSP2的Link口發送過來，DSP3配置DMA按距離門接收DSP2的數據，并將之存儲到SDRAM中。此處與DSP2一樣，在數據傳輸與數據處理的過程中，會產生SDRAM的總線的競爭，此處也交由DSP3系統仲裁。

4 LFM信號處理結果

    系統處理的LFM脈沖串信號由雷達信號模擬器產生，本系統根據幀同步生成采樣波門信號來采集LFM脈沖串數據，分別在3片ADSP-TS201S中完成脈沖壓縮、相參積累與CFAR過程，在DSP中查看脈沖壓縮結果如圖6所示。

    系統完成相參積累后將數據存儲到SDRAM中，利用Visual DSP++將SDRAM中的相參積累結果導出如圖7。

    相參積累后的距離向處理結果如圖8。

    系統各環節處理性能如表1所示，可以看出系統可以在規定的時間內完成脈沖壓縮、相參積累與CFAR等操作，系統處理實時性滿足要求。

5 結論

    本文設計了一基于3片ADSP-TS201的雷達實時處理系統。系統主要由1片ADC、1片FPGA與3片ADSP-TS201S構成。系統將脈沖壓縮、相參積累與恒虛警檢測等操作以流水線的形式分別映射到3片DSP中，并詳細論述了每個處理器的詳細處理流程與處理器間的通信體制。為了提高系統的處理效率，系統針對雷達處理算法作了詳盡的指令集優化。經由測試，本系統能夠很好地完成對于LFM脈沖信號的實時處理。

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作者信息：

姚  旺，金紅新，趙鵬飛，叢彥超，王  雪

(中國運載火箭技術研究院，北京100076）