0 引言

    并串轉換電路作為一種重要的數字信號傳輸途徑，在SPI、I²C、UART等接口協議及高速SERDES、PCIE等通信接口上具有廣泛的應用。在近年來的集成電路發展中，針對并串轉換電路的設計主要有三種途徑，分別是采用集成電路定制的設計方式、基于可編程邏輯陣列（Field Programmable Gate Array，FPGA）的設計方式以及采用軟件的設計方式?；诩呻娐范ㄖ频牟⒋D換電路設計方式由于流片成本高昂，通常僅應用在一些對傳輸速率要求非常高的場合，如1.25 Gbps的并串轉換集成電路^[1-2]、2.5 Gbps的PCIE并串轉換電路^[3]、1.25 GHz的差分收發芯片^[4]以及4G高速并串轉換電路^[5]等。而采用軟件的并串轉換設計方式通常只適應于傳輸速率要求較低的場合，同時由于軟件設計方式通常要占用處理器的時間，在頻繁通信的場合會降低處理器的性能?；贔PGA的并串轉換電路實現由于能夠很好的在成本和性能之間取得一個折中，因而獲得了廣泛的發展，如在SPI^[6]、I²C^[7-8]等接口協議中的應用。

    在基于FPGA的并串轉換電路實現中，采用計數器的方法來實現并串轉換電路是應用最多的方法，如孫志雄等采用計數器的方法實現了16位輸入/8位數據輸出的并串轉換電路設計及仿真^[9]，王沖等采用計數器的方法實現了9位的并串轉換電路設計^[10]，王鵬等采用計數器的方法實現了N位的并串轉換電路設計^[11]，薛沛祥等采用計數器的方法實現了任意位的并串轉換電路設計^[12]。由于在基于FPGA的設計中，資源使用與速度是一對矛盾體，因而如何根據具體的應用需求以最小的資源來獲得最大的性能是工程設計的目標^[13]。

    針對不同的應用需求，基于FPGA對不同的并串轉換電路進行了硬件實現，分別比較分析了采用移位寄存器、計數器及組合邏輯條件判定三種并串轉換硬件電路結構的資源消耗與速度性能，并通過設計仿真對并串轉換硬件電路的功能進行了驗證。實驗結果表明采用移位寄存器的并串轉換電路實現方法具有最優的速度性能表現，可適應于高速應用的領域。采用計數器的并串轉換電路實現方法具有最優的性價比表現，具有資源與速度的綜合能力優勢。采用組合邏輯條件判定的并串轉換電路實現方法在一些對寄存器資源有嚴格限定的場合具有較高的應用價值。

1 硬件實現結構

    資源和性能是硬件電路結構的一對矛盾體，如何設計更好的硬件電路結構使其資源使用更小、性能更高成為研究者的追求目標。基于FPGA的并串轉換電路有不同的硬件實現結構，為了在其資源使用和性能之間找到一個最優的平衡，分析比較了三種不同的并串轉換電路硬件結構，分別如圖1、圖2和圖3所示。

    方法1的并串轉換電路硬件實現結構采用了移位寄存器的設計方案，通過設計N個移位寄存器，并初始化為0，在每個時鐘周期左移一個寄存器（置1），來控制串行輸出數據的位寬。這種設計方案由于組合邏輯設計較少，因而關鍵路徑的延遲理論上會更短，整個硬件電路的速度會更高。

    方法2的并串轉換電路硬件實現結構采用了計數器累加的設計方案，通過設計一個位寬為log₂N的計數器，進行N次累加后來控制串行輸出數據的位寬。這種設計方案減少了寄存器資源的使用量，其關鍵路徑由組合邏輯的加法器決定，關鍵路徑延遲會比方法1更長一些。

    方法3的并串轉換電路硬件實現結構采用了組合邏輯條件判定的設計方案，通過對N位并行輸入的數據依據奇偶特性進行位與及位或組合邏輯判定，進而來對串行輸出數據的位寬進行控制。這種設計方案在硬件描述語言代碼上顯得更簡單點，其寄存器資源使用與方法2相差不大，但由于采用了更多的組合邏輯運算，因而其關鍵路徑延遲在三種方法中應當是最長的。

2 設計仿真驗證

    并串轉換硬件電路采用模塊化和層次化的設計思路，基于相同的代碼設計層次（如圖4所示）對三種不同的硬件實現結構進行設計，以便盡可能地對模塊進行復用。在代碼設計層次中，并行輸入數據的位寬由參數文件進行定義，頂層仿真文件和硬件電路實現文件通過對參數文件進行引用來實現參數的傳遞。

    設計仿真流程如圖5所示，采用Verilog硬件描述語言對上述三種不同的并串轉換硬件電路結構進行了設計實現，并基于Quartus Prime 16.0、Modelsim SE 10.2c及Debussy 5.4v9對設計電路進行了綜合、仿真和驗證。圖6展示了采用方法2并串轉換硬件電路結構的功能仿真結果，仿真結果表明并串轉換硬件電路設計達到了預期的功能。

3 實驗結果及分析

    為了對不同硬件電路結構的資源使用和性能進行分析，實驗選取了不同位寬的并行輸入數據進行了綜合。圖7中展示了不同硬件實現方法消耗的邏輯資源隨數據位寬變化的影響，從圖中可以發現隨著硬件結構位寬的線性增加，其硬件實現消耗的邏輯資源也在線性增加。同時，方法1消耗的邏輯資源最多、方法3其次、方法2最少。這是由它們的硬件實現結構決定的，方法1中采用了移位寄存器的實現結構，相比于方法2中采用的計數器實現結構在同等數據位寬條件下需要更多的邏輯資源來表征數據狀態的變化。而方法3中采用的是組合邏輯條件判定硬件實現結構，相比方法2使用了更多的邏輯資源，但比方法1的邏輯資源使用量要低。

    不同硬件實現方法寄存器資源隨位寬的變化如圖8所示，當數據位寬越大時，其消耗的寄存器資源更多。其中，方法1由于采用了移位寄存器的實現結構，消耗的寄存器資源最多。而方法2和方法3中消耗的寄存器資源相差不大。

    不同硬件實現方法最高綜合速度隨位寬的變化如圖9所示。隨著位寬的增加，其消耗的邏輯與寄存器資源越來越多，能夠工作的最高工作頻率也逐漸降低。從圖中可以發現，方法3的最高工作頻率相對最低，這是由于方法3中采用了組合邏輯條件判定硬件實現結構，其關鍵路徑延遲相對最長。

    為了從成本和性能兩個方面對方法1、方法2和方法3的硬件實現結構進行綜合的比較和評估，采用式(1)所示的加權等效評估方法。式(1)中S∈{Cost_A，Cost_R，Speed}，其中Cost_A和Cost_R分別表示某種硬件實現結構消耗的等效邏輯資源及寄存器資源。Speed則表示某種硬件實現結構通過綜合工具綜合后能夠達到的最高綜合速度。N表示不同位寬硬件結構的總個數，其中n=1，2，…，N。a_n表示在第n中位寬條件下硬件實現結構消耗的資源或者綜合的性能。

    采用式（1）所示的評估方法對不同的硬件實現方法進行等效評估，比較結果如表1所示。從表中可以看出，方法1具有最高的性能優勢，但其消耗的資源也是最多的。表1中同時列出了不同硬件實現結構速度與成本的比值，方法2具有最好的效費比，其在單位邏輯資源和單位寄存器資源下能夠貢獻最多的速度性能。

    通過上述對不同硬件實現結構的對比及分析，可以發現方法2在硬件實現結構的成本與性能之間具有最優的平衡特性，因而可以在SPI、I2C、UART等接口協議以及集成電路老化試驗激勵加載等對速度要求不高的領域中廣泛應用。同時，在對傳輸速率要求很高的應用領域中，則需要優先選擇方法1的硬件實現結構。

4 結論

    并串轉換電路在集成電路芯片驅動、老化試驗信號激勵、SPI、I²C及UART等接口協議數據傳輸領域具有廣泛的應用，基于FPGA的并串轉換電路實現由于具備可編程、靈活等特點在集成電路測試驗證中獲得了更多的關注。針對基于FPGA的并串轉換電路資源使用和性能之間的矛盾，對比分析了三種不同方法的并串轉換電路硬件實現結構。實驗結果表明采用計數器的并串轉換硬件電路結構在資源使用和性能之間具有最好的性價比，采用移位寄存器的并串轉換電路結構具有最優的速度表現。

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作者信息：

劉  焱，周圣澤，羅  軍，王小強，羅宏偉

（工業和信息化部電子第五研究所，廣東 廣州510610）