0 引言

    天地波組網高頻地波雷達采用天波發射、地波接收和地波發射、地波接收的形式實現對海洋表面動力學參數(如海洋表面流場、風場等)的監測，具有覆蓋面積廣、回波蘊含信息豐富等特點^[1]。天波發射、地波接收的雷達在探測距離和探測精度上可以互補，天波照射距離遠，精度較低；地波雷達由于受到波形體制等原因的限制，使得其探測距離有限，但卻能夠獲取高精度的數據^[2-3]，因此，既有益于探測距離的拓展，也有利于對地波探測區域實施精細化觀測。

    考慮到天地波組網雷達系統的探測需求，接收機模擬前端除了要保證較大的線性動態范圍、較強的抗干擾能力、適中的靈敏度以及多通道接收之外，還要保證它具有易于修改參數、較強的通用性以及較高的穩定性等特點^[4]。現有的高頻地波雷達的模擬前端多為固定增益的模擬前端，各頻率的回波信號增益也不能分開控制，很難適用于天地波組網模式雷達系統^[5]。為了滿足天地波組網系統的要求，許多基于軟件無線電思想的模擬前端被設計出來。文獻[6]使用8個模數轉換器(Analog-to-Digital Converter，ADC)芯片分別控制8個接收通道，完成對模擬信號的采樣。文獻[7]采用兩個ADC芯片完成4通道的回波信號采樣。文獻[8]設計了8個采樣通道和4個ADC接口模塊，每個ADC接口模塊可以完成２個通道信號處理。文獻[9]使用6個ADC芯片實現對6路傳感器信號的采集。文獻[10]使用一個ADC芯片分時對4路通道信號進行采樣。

    基于天地波組網雷達系統的需要，本文在原有的數字中頻接收機的基礎上實現接收機的全數字化，接收機工作在雙頻模式下，導致雷達站接收到的雷達回波信號更加復雜，不同頻率的電波信號隨距離傳播的衰減特性不一樣，各頻率回波信號的動態范圍也不一樣^[5]。在天線和ADC之間只存在預選濾波器，使模擬信號更早地變成數字信號^[11]，并最終完成了雙頻多通道全數字化高頻雷達模擬前端的設計。該設計以一個ADC芯片為核心，實現了對8通道同時雙頻接收信號的放大和采樣。8路接收信號進入同一個ADC芯片，這樣就保證了8個通道的一致性，防止因通道不一致對接收信號的影響，實現對8路接收信號進行相同的采樣操作和增益控制，同時簡化了電路又獲得了更多的靈活性。

1 雙頻多通道高頻雷達數字化接收機總體方案設計

    本文研究和設計的全數字化接收機工作在天地波一體化探測模式下，采用調頻中斷連續波體制(Frequency Modulated Interrupt Continuous Wave，FMICW)以滿足收發共站的要求^[12]；工作頻率為雙頻以增強接收機抗干擾能力和自校正能力^[13]。接收機主要包括GPS同步、系統時鐘、本振和發射信號合成、數據采集、數字下變頻、USB傳輸等模塊。接收機系統的總體結構如圖1所示。

2 接收機模擬前端的設計

    模擬前端的功能是對8個通道接收到的回波信號進行濾波、放大和采樣后將數字信號送入FPGA中完成數據的串并轉換以及數字下變頻（Digital Down Convert，DDC）。本次模擬前端設計使用一個ADC芯片同時對8路接收信號進行采樣和增益控制，實現了8個通道高度的一致性。接收機工作頻段范圍為3 MHz~20 MHz；掃頻周期和掃頻帶寬可選；采樣頻率需滿足奈奎斯特采樣定理。接收機模擬前端其中一個通道的系統設計如圖2所示。

    雷達回波信號首先經過限幅器進行限幅保護，經過收發隔離開關（SA630：此開關利用脈沖控制）后通過功分器被分成兩路，即頻段1通路和頻段2通路，頻段1通路的濾波器的頻段為3 MHz~11 MHz，頻段2通路的濾波器的頻段為12 MHz~20 MHz，之后合路器將兩路信號合為一路，送入ADC實施增益控制和AD采樣。

2.1 放大及采樣芯片

    綜合考慮數據采集的指標、特點和要求，本設計選用TI公司的AFE5808A芯片對回波信號進行放大和采樣。該芯片是高度集成的，將之前接收機前端的放大、自動增益控制、數據采樣等功能都集成一起，非常適用于小尺寸、高性能的雷達系統。它共有8個通道，恰好滿足雷達接收機8個通道的設計需求。

2.2 放大及采樣過程

    在使用AFE5808A進行數據采集時，主要分為3個階段。

    階段1（state0）：初始化ADC。完成芯片復位、時鐘啟動、電源啟動等。

    階段2（state1）：配置寄存器。由FPGA芯片通過串行外設接口（Serial Peripheral Interface，SPI）對ADC、電壓控制放大器（VCA）等的寄存器組進行配置。

    階段3（state2）：讀數據。完成上述兩個階段后，AFE5808A開始工作，每一路回波信號在AFE5808A中的處理過程如圖3所示。

    通過低噪聲放大器(Low Noise Amplifier，LNA)、電壓控制衰減器(Voltage Controled Attenuator，VCAT)以及可編程增益放大器(Programmable Gain Amplifier，PGA)可以調節對信號的增益。ADC將模擬信號轉化為數字信號。經過放大及采樣后的9路數字信號(8路數據和1路幀時鐘)經過并串轉換后以低壓差分信號(Low Voltage Differential Signal，LVDS)的形式輸入到FPGA中。

2.3 芯片配置

    在本設計中，通過SPI總線由FPGA對AFE5808A的寄存器進行配置，包括信號的增益控制、采樣后數字信號的位寬等。采樣速率由輸入到AFE5808A的時鐘頻率決定，這里設為48 MHz（符合奈奎斯特采樣定理），由時鐘芯片產生。合適的ADC精度可以對系統的性能和功耗進行優化，結合探測目標和需求，考慮到14 bit時具有較好的差分線性和無丟碼現象，本系統的模數轉換精度配置為14 bit。通過修改寄存器值可以改變芯片內置的LNA的增益以及VCAT的衰減，提高接收機的動態范圍。

2.4 串并轉換

2.4.1 數據形式

    AFE5808A工作頻率設為48 MHz，即采樣產生8路數據率為48 MS/s、位寬為14 bit的數字信號，經過并串轉換變成8路數據率為672 Mb/s的串行信號。這8路串行信號和1路幀時鐘送入FPGA，在FPGA中的輸入緩沖器中完成差分到單端的轉換，之后需要對此串行數據進行解串，使用Quartus II軟件中的ALTLVDS_RX IP核完成采樣數據的串并轉換，以便于完成后續的數據處理。

2.4.2 ALTLVDS_RX IP核的配置

    對ALTLVDS_RX IP核通道數目、解串因子、輸入時鐘、數據速率、動態相位對齊(Dynamic Phase Alignment，DPA)使能等參數進行配置。AFE5808A共輸出8路數據，同時還輸出1路幀時鐘，該幀時鐘用于后續錯位數據修正的參考，為此，通道數設為9。配置AFE5808A時設置的模數轉換精度為14 bit，而ALTLVDS_RX IP核的解串因子最大值為10，這里設置解串因子為7，所以一個數據需要分兩次進行解串。輸入數據率設為串行數據速率672 Mb/s，IP核內部的鎖相環的輸入時鐘設為AFE5808A輸出的數據時鐘Dclk=336 MHz。由于信號傳輸路徑的不一致性，ADC輸出的隨路時鐘信號和串行數據信號在到達FPGA內部進行串并轉換操作的同步單元之前經歷了不同程度的延時，故該同步單元的建立時間或保持時間并不一定能夠得到滿足，可能會出現競爭與冒險現象。為此需要使能DPA功能，使DPA電路自動選擇最佳相位補償源同步時鐘與接收的串行數據之間的偏差。

3 接收機系統的仿真與功能測試

    為了驗證系統的功能是否滿足相關的設計需要，需要對接收機前端的模塊進行功能仿真和測試。

3.1 接收機通道選擇性測試

    在進入AFE5808A進行采樣前，需要對信號進行預選濾波，針對預選濾波進行通道選擇性測試，高頻通路和低頻通路的測試結果分別如圖4、圖5所示。

    由圖4可以看出，通路1的通帶為3.56 MHz~10.24 MHz，中心頻率為6.9 MHz，帶寬約為6.68 MHz。而由圖5可以看出，通路2的通帶為12.1 MHz~18.4 MHz，中心頻率為15.8 MHz，帶寬約為6.3 MHz。

3.2 AFE5808配置寄存器讀寫功能的驗證

    在測試中，利用Quartus II軟件中的嵌入式邏輯分析儀（SignalTap II）去抓取寫操作與回讀操作過程的數據，由于配置操作時間很短，因此設置第一次抓取為上電觸發。使能AFE5808A的寄存器回讀功能，這里以地址為8′h04的寄存器為例，由圖6可以看到寄存器地址為8′h04的寄存器值為16′h0010，利用SPI總線寫入要回讀的數據的地址8′h04到AFE5808A，該芯片就會在SDOUT端口串行輸出該地址存儲的數據。使用SignalTap II對寫操作與回讀操作的數據進行抓取。由圖6可以看出對于地址為8′h04的寄存器，它的寫入值和回讀值均為16′h0010。由此可以驗證，利用SPI可以正確地配置AFE5808A的寄存器。

3.3 串并轉換程序仿真

    利用ModelSim軟件對所設計的串并轉換程序進行仿真以驗證程序能否實現串并轉換以及錯位數據修正的功能。使用測試文件以672 Mb/s的速率對8個通道輸入“11111110000000”的循環串行數據到ALTLVDS_RXIP核。由圖7所示仿真結果可以看出，ALTLVDS_RX IP核輸出幀數據fclk_data=7′b1111000，說明并行數據發生了錯位。但通過程序自動識別數據的錯位情況并做出相應的修正，最終使得8個通道均正確輸出14′b1111111000-0000的并行數據。

3.4 串并轉換的功能測試

    為了驗證該模擬前端是否能完成8個通道的數據采樣功能，首先使能AFE5808A芯片的自測模式，使該芯片串行輸出8路恒定的14位信號，信號值為“11111110000000”，利用SignalTap II對經過串并轉換和移位操作后的數據進行抓取，抓取結果如圖8所示。

    由圖8可以看出，經過串并轉換和移位操作后得到的8通道數據皆為14′h3f80(11111110000000)，說明FPGA能夠正確接收來自于AFE5808A的串行信號。從而證明在利用SPI配置AFE5808A的相關寄存器后，芯片可以正常工作，而ALTLVDS_RX IP核也能正常地進行串并轉換得到正確的并行數據，所以該設計和配置都是正確的。

3.5 單通道采樣測試

    為進一步驗證整個模擬前端設計的正確性，采用信號源作為該芯片的輸入，驗證經過ADC轉換后的數字信號的正確性。輸入信號分別選取頻率為7.5 MHz以及12.5 MHz的正弦信號。為方便測量，只對其中一個通道進行測試。

    (1)頻段1采樣測試

    設置信號發生器輸出頻率為7.5 MHz、峰峰值為800 mV的正弦波，使用頻譜儀測量該信號的頻譜如圖9所示。

    使用SignalTap II對采樣后的數字信號進行抓取，抓取頻率設為48 MHz，得到數字信號如圖10所示。

    將data_out_ch0的數據導入MATLAB，并對其做FFT變換，得到其頻譜如圖11所示。

    (2)頻段2采樣測試

    設置信號發生器輸出頻率為12.5 MHz、峰峰值為800 mV的正弦波，使用頻譜儀測量該信號的頻譜如圖12所示。

    使用SignalTap II對采樣后的數字信號進行抓取，抓取頻率設為48 MHz，得到數字信號如圖13所示。

    將data_out_ch0的數據導入MATLAB，并對其做FFT變換，得到其頻譜如圖14所示。

    通過對所設計的模擬前端進行信號源測量的結果可以看出，經過ADC轉換后得到的數字信號頻譜是正確的。

4 結論

    本文介紹了高頻雷達全數字化接收機的整體方案，提出了一種雙頻多通道高頻雷達全數字化接收機的模擬前端的系統設計思路及方法，該設計實現了使用一個ADC芯片對8通道同時雙頻接收信號進行增益控制和采樣，保證了各通道的一致性，簡化電路同時加強了接收機的靈活性。最終通過系統仿真和功能測試，驗證了硬件電路和程序設計的正確性，且ADC轉換后得到的數字信號信噪比達到了50 dB，表明該模擬前端可以滿足雷達接收機對接收的海洋回波的處理要求。

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作者信息：

李世界，陳章友，張  蘭，楊山山

（武漢大學 電子信息學院，湖北 武漢430072）