文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.189016
中文引用格式： 陳釗，程亮，林志強，等. 基于VSDP-XcitePI的片上耦合干擾的快速驗證方法[J].電子技術應用，2018，44(8)：13-16.
英文引用格式： Chen Zhao，Cheng Liang，Lin Zhiqiang，et al. A fast verification method of on-chip coupling interference based on VSDP-XcitePI[J]. Application of Electronic Technique，2018，44(8)：13-16.
0 引言
隨著集成電路設計和先進工藝技術的飛速發展，信號帶寬與時鐘頻率越來越高，模擬IP對噪聲串擾越來越敏感，但隨著芯片電路規模越來越大，如果將芯片上噪聲串擾的影響通過全局后仿真來評估，仿真效率將會很低下，嚴重限制了噪聲串擾問題的分析與迭代收斂。本文介紹了一個基于VSDP-XcitePI（Virtuoso System Design Platform，VSDP）[1]對數?；旌闲酒M行高頻噪聲串擾分析的仿真方法與流程，利用VSDP流程實現了Virtuoso與Sigrity的聯合互通，在VSDP平臺內使用XcitePI對混合信號芯片金屬層布線進行快速建模，利用BBS（Broad Band SPICE，BBS）進行S參數模型的檢查確保收斂性，最后利用SpectreAPS完成全鏈路仿真。
1 分析場景簡介
一個典型的射頻接收前端AFE原理圖如圖1所示[2]，天線信號從Balun輸入端RFIN進入，經過LNA放大和混頻器MIXER下變頻后送入后續的濾波器LPF和模數轉換電路ADC，轉換成數字信號輸出給數字部分電路進行處理[3]。
測試信號頻譜如圖2所示，AFE輸出基帶信號頻譜出現了一系列spur，同時在射頻輸入端口RFIN也觀察到spur，這些spur的頻率均為61.44 MHz的倍頻。61.44 MHz是該芯片中數字電路與數字IO的工作時鐘基礎頻率，因此可以推斷是數字部分時鐘的高頻分量以數模之間噪聲串擾的方式導致了spur問題。
圖3所示為片內數字與AFE之間的電源/地連接關系示意圖，其中DVSS2是數字IO ring的地，VSS_ESD是芯片IO ESD ring的全局地，其余電源/地則都是接收AFE各子模塊的電源/地。RFIN bump與電源/地之間沒有直接連接關系。因此需要量化評估數字IO ring上61.44 MHz的高頻分量通過片內電源金屬層傳遞到AFE的模擬電源/地的噪聲；還需要量化評估進入模擬電源/地的噪聲再通過耦合方式串擾到RFIN bump上的噪聲。
為了實現上述目的，需要將包含Balun、LNA、MIXER、LO、輔助電路以及AFE IO ring在內的片上電源網絡及關鍵信號金屬層寄生參數提取出來，版圖面積大約為1.44 mm2，傳統后仿真提取寄生的工具存在以下問題：(1)后仿真流程通常僅提取RC寄生，但高頻信號耦合分析中還需要包含L、K寄生；(2)RC寄生提取時間將超過2天；(3)如果提取RLCK模型，提取時間成倍增加；(4)生成的模型文件大小預計會超過2 GB，后仿真時間超長。
而選取VSDP-XciePI完成上述任務，具有以下優點：(1)在版圖面積、生成模型的時間、模型規模以及精度這4個方面中獲得均衡；(2)在VSDP內可方便地對模型進行后處理；(3)在VSDP內加入封裝乃至單板模型，完成全鏈路仿真，盡可能還原真實環境；(4)由于模型是加載到前仿真中，而無需使用后仿真的方式，從而大大提高仿真效率。
2 Sigrity XcitePI融入VSDP的流程與方法
在本文中，基于VSDP-XcitePI的片上串擾分析整體流程如圖4所示。流程主要分為以下5步：(1)輸入件準備；(2)使用XcitePI抽取模型，生成RLCK spice網表模型；(3)可以使用SpectreAPS將RLCK spice網表模型轉換成S參數模型；(4)利用BBS對S參數模型進行后處理，保證后續仿真的收斂準確性及收斂速度；(5)代入全鏈路仿真電路，利用SpectreAPS進行仿真。
使用該流程前，全鏈路前仿真電路中只包含了芯片電路、封裝模型、單板模型；使用該流程后，全鏈路前仿真就可以將芯片電源網絡及關鍵信號的金屬層布線寄生帶來的阻抗、耦合等影響包含進來了。而且相比于傳統的全芯片后仿真，其仿真運行時間和資源開銷都要小得多。
2.1 XcitePI提取的輸入件準備
在使用XcitePI開始建模之前，先獲取原始GDS文件以及對應工藝的ICT文件。然后需要編寫.map文件、.tech文件和circuit_def.ckt。其中.map文件定義了GDS中各層金屬及通孔的序號，用于識別各層布線；.tech文件包含待分析版圖的所有信息定義，例如ICT文件路徑、需要提取的電源、地、信號網絡、bump識別定義、需要添加端口的功能模塊名稱、IO模塊名稱、相關的decap模塊名稱以及其他參數設置。circuit_def.ckt文件用來指定功能模塊、IO模塊和decap模塊的電氣模型。為方便將XcitePI生成的模型代入前仿真電路，4個功能模塊在circuit_def.ckt文件中只定義了subckt name和pin name；而對于前仿真中不會代入實際電路，只需要考慮其等效寄生RC的模塊，則可以在circuit_def.ckt中定義這些模塊對應的簡化等效模型，例如電源IO 模塊。提取后XcitePI模型中就包含了IO模塊的簡化等效模型，后續仿真中就不再需要額外搭建IO電路，對仿真電路搭建和提升仿真速度都有好處。
2.2 利用XcitePI提取片上金屬層布線寄生模型
GDS導入到XcitePI后，需要添加端口的功能模塊、IO模塊和Decap模塊會根據GDS的BBox信息自動識別出來。XcitePI導入的layout如圖5所示，顯示了AP、M11和M10層，包含4個功能模塊、Decap區域和IO ring區域。值得注意的是，XcitePI模型中會自動提取MOM電容的等效模型，所以在仿真電路的Decap模塊中不要再加入MOM電容，但要保留MOM電容下方的MOS電容。XcitePI可以自動識別IO ring中的IO cell（circuit_def.ckt中做了定義），仿真電路中同樣不需要放入IO cell。
為了對比串擾耦合效應的變化，對RFIN bump下方的IO ring版圖布線層進行了修改，增大或減小IO ring與RFIN bump的耦合程度，得到如圖6所示的兩種不同耦合度版圖。其中高耦合版本是把金屬層面積拓寬，增大與RFIN bump的耦合面積；低耦合版本通過將金屬層去掉來減少與RFIN bump的耦合面積。
3 VSDP-Sigrity平臺對S參數模型后處理方法
XcitePI生成的片上金屬層布線RLCK模型中包含大量的R、L、C、K器件，且因為有K元素存在，模型不一定滿足無源性要求，所以有可能會導致仿真不收斂或者增加仿真時間。因此，在進入仿真前，可以使用SpectreAPS將RLCK模型轉換成S參數模型來提升后續仿真效率。
轉換完成后，可利用VSDP內的BBS對S參數進行檢查與修調，以保證仿真收斂性。如圖7所示，可檢查出在處理前S參數的低頻段存在毛刺、突變等，然后利用修調功能，對S參數做平滑、裁剪、內插、強制因果性等處理，經過修調后的S參數在仿真時將體現出更好的收斂準確性和更快的收斂速度。
4 全鏈路耦合串擾仿真結果
圖8為仿真所用的全鏈路前仿真電路，電路中包含前仿真電路RX_AFE_TOP、IO ring和B2B Diode Cell，以及由XcitePI生成的片上金屬層布線寄生模型。仿真激勵是來自數字部分的噪聲源，仿真中為了能更清晰地觀察到耦合噪聲，噪聲源幅度設置為20 mVpp，即-46 dBV，頻率為61.44 MHz的50倍頻分量，即3 072 MHz。LO時鐘頻率為5.96 GHz。
圖9與圖10為RFIN以及各電源地的仿真頻譜圖，其中RFIN頻譜上在3.07 GHz處有-98 dBV的spur，因此從數字IO ring到RFIN的隔離度即為(-98 dBV)-(-46 dBV)=-52 dBc；在各個電源地上，同樣在3.07 GHz處有大約-100 dBV左右的spur；圖11為RX_AFE的輸出頻譜，雖然3.07 GHz處的spur被電路的輸出底噪淹沒，但在2.89 GHz處有spur，而2.89 GHz恰好是LO時鐘（5.96 GHz）與3.07 GHz串擾噪聲的頻率差，從而間接證明了數字噪聲串擾進入了RF_AFE電路。
將仿真結果與測試現象進行比對，數字IO ring中的電源/地噪聲頻譜顯示3.07 GHz處噪聲分量約為-48 dBm，按前述仿真得到的-52 dBc隔離度估算，RFIN引腳上的耦合噪聲約為-100 dBm；而在測試中在RFIN引腳上的spur約為-94 dBm，因此耦合建模精度約為6 dB，仿真與測試之間的偏差在可接受范圍內。
高耦合、低耦合版圖與原始設計版圖的仿真對比結果如表1所示，低耦合版圖的隔離度增加了4 dB，而高耦合版圖的隔離度則減小了3 dB，顯示了隔離度向預期方向變化的正確趨勢。再次證明了RFIN bump與下方的IO ring布線存在耦合，并且XcitePI抽取的模型準確地反映了變化的趨勢。
5 整體耦合分析效率對比
VSDP-XcitePI流程與基于傳統的后防真流程的效率對比如表2所示，新流程的整體耗時遠低于傳統后仿真流程。
VSDP-XcitePI流程中將RLCK模型轉換至S參數耗時較長，可以通過切分掃描分析頻段來壓縮時間，例如將DC~12 GHz的總頻段按每1 000倍頻來切分，然后做并行處理，轉換時間壓縮至1/3，從而大大減少用本流程進行分析所需的時間。
此外，帶XcitePI模型的仿真耗時僅比不帶XcitePI模型的仿真耗時增加20%左右，因此仿真耗時沒有顯著增加。
6 結論
本文實踐的基于VSDP-XcitePI平臺的耦合干擾快速驗證流程，利用XcitePI提取片上金屬層布線的RLCK寄生參數模型，然后利用SpectreAPS將RLCK寄生參數模型轉換為S參數模型以提高后續電路仿真速度，再利用VSDP中BBS對S參數模型進行后處理以確保后續電路仿真的收斂準確性與收斂速度，最終將XcitePI模型代入到前仿真電路中，使得在全鏈路前仿真中就可以將片上金屬層布線的RLCK寄生效應考慮進來，能在設計仿真的更早期階段考慮更加全面的全鏈路寄生參數效應。本文中分析芯片區域的面積為1.5 mm2，分析精度達到支撐10 μV級的變化量，分析帶寬超過5 GHz，仿真與測試現象之間的偏差能達到6 dB以內。實踐過程中，該流程的快速建模、快速仿真的效率優勢也很明顯。本流程適用于大模塊、芯片級的片上金屬層布線RLCK模型抽取，用于系統級PI/SI耦合干擾分析，適合做寬帶趨勢仿真評估，因此可以與QRC等后仿真抽取工具形成良好互補。
參考文獻
[1] Cadence. New virtuoso system design platform for nextgeneration custom IC and system design[EB/OL].[2018-04-02].https：//www.cadence.com.
[2] REGULAGADDA S S，CHARY P，PEERLA R S，et al.A 1.5 mA, 2.4 GHz ZigBee/BLE QLMVF receiver frond end with split TCAs in 180 nm CMOS[C].2016 29th International Conference on VLSI Design and 2016 15th International Conference on Embedded Systems(VLSID)，2016.
[3] KEEHR E, HAJIMIRI A.Equalization of IM3 products in wideband direct-conversion receivers[C].2008 IEEE International Solid-State Circuits Conference，2008.
作者信息:
陳 釗1，程 亮1，林志強1，莊哲民2, 劉歡艷2
（1.深圳市海思半導體有限公司，廣東 深圳518129；2.上?？请娮涌萍加邢薰?，上海201204）