美國商務部工業安全署 (Department of Commerce, Bureau of Industry and Security, BIS) 于 11 月 19 日發布一份可能是歷來最嚴格的技術出口管制先期通知，在 14  個政府考慮進行管制的類別中，包括了人工智能、芯片、量子計算、機器人、臉部和聲紋辨識技術等，被認為涉及國家安全和高端新興科技的關鍵領域。相關征詢意見的開始時間為美國當地 11 月 19 日，截止時間是 12 月 19 日。美國商務部和其他機構的審查，將根據征詢到的意見來評估，進而更新出口管制清單。

雖然該公告沒有直接提及中國，但由于美中貿易戰的持續擴大，很多中國高科技公司便對號入座式地擔心賴以生存的系統單芯片 (System on a Chip，SoC)，因大多來自美國，而會被限制出口。但是，這些 SoC 的終端產品是營銷至全球各地，受影響的將不會只是單一國家或地區，而是世界經濟發展的驅動力。?

細看這份 14 類技術出口管制清單內容，半導體產業相關之材料、裝備、操作系統與軟件等，并未列入管制范疇。依此推論，或許可將此出口管制措施，解讀為是一種推遲中國制造 2025 的手段 ? 加大與韓日歐等國的科技差距 ? 或是作為美國在貿易談判的恐嚇籌碼之一 ? 而系統單芯片 (SoC) 主要是以中央處理器 (CPU) 或是微控制器 (MCU) 為大宗，只要列表中的管制細目能規范是特定高端用途的 SoC，其傷害影響就可限縮在可控的范圍之內。即便如此，出口管制清單的出現，警醒高端新興科技產業的凜冬將至，也宣告半導體產業開啟自力更生之路乃是重中之重。

SoC 工藝技術的利弊與得失

ACM 通訊 (ACM Communications) 在線雜志九月份刊登了一篇來自谷歌 (Google) 的文章，作者之一正是谷歌 TPU 團隊成員、伯克利大學退休教授、2017 年圖靈獎獲得者 David Patterson。值得注意的是，這篇文章引用三個定律，仔細地審視了近幾十年的半導體 CPU 發展歷程，以及人工智能芯片 (AI TPU) 研究，並提出了不同的思考方向。

1965 年，據英特爾創始人之一的 Gordon Moore 預測 (摩爾定律)，芯片中的晶體管數量每一兩年都會增加一倍。摩爾定律作為硅基半導體產業創新與發展的基礎之一，幾十年來，半導體行業一直遵循著摩爾技術微縮定律、產品升級降價與建立經濟門檻的節奏，一步一步地往前蓬勃發展。從而使大眾能以相對低廉的價格享有更好性能的電子產品，使人類社會飛速地進入信息與網絡的時代。同時在半導體工業界也誕生了一大批巨無霸企業，比如 Intel、三星與臺積電…等。

然而，尺寸微縮的物理瓶頸，已陸續顯現在存儲器產品及其他各類 IC 產品 (如圖一所示)。2014 年推出的 DRAM 芯片包含了 80 億個晶體管，而在人們的預測中即使到了 2019 年，帶有 160 億個晶體管的 DRAM 芯片也不會大規模生產，但根據摩爾定律的預測，四年里晶體管數量應該變成四倍多。2010 年款的英特爾至強 E5 處理器擁有 23 億個晶體管，而 2016 年的至強 E5 也只有 72 億個晶體管，或者說比摩爾定律預計的數值低 2.5 倍 — 顯然， 縱使半導體工藝還在進步，但其腳步已十分緩慢。

圖一 : 個別技術的特征尺寸微縮的物理瓶頸

參考自：Prof. Jagandeep Kaur (2016)

微縮的第二個定律 Dennard Scaling 是一個鮮為人知，但同樣重要的觀察結果。Robert Dennard 在 1974 年提出，晶體管雖不斷變小，但芯片的功率密度須配合硅晶的散熱通量維持不變。例如晶體管尺寸線性縮小兩倍，那么同樣面積上芯片中晶體管的數量就增加為 4 倍。同時，電流和電壓如果也降低了二分之一，它所使用的功率將下降 4 倍，這樣芯片才能在相同的頻率下維持相同的功率密度，避免溫度過高而燒毀晶體管。

Dennard Scaling 在被發現的 30 年后結束，其原因并不是因為晶體管的尺寸不再縮小，而是因為電流和電壓不能再繼續下降的同時保持可靠性了。禍不單行的是繼續提升指令級別并行運算的方法也付諸闕如，這迫使芯片設計者只能從單核高耗能處理器轉換到多核高效率處理器?！负吮箷r代的來臨也是在預期之中。

第三個定律是由 IBM 著名工程師，阿姆達爾在 1967 年所提出，該定律認為不斷增加處理器數量會導致性能提升的遞減。阿姆達爾定律說，并行計算的理論加速受到任務順序部分的限制； 如果任務的 1/8 是串行的，則最大加速也只比原始性能高 8 倍 — 即使任務的其余部分很容易并行，并且架構師增加了 100 個處理器也是如此。

圖二顯示了過去四十年以來，上述三大定律對處理器性能的影響。

圖二 : 依照 Hennessy 和 Patterson 的理論，過去 40 年中，32 位和 64 位處理器內核每年最高的 SPECCPUint 性能；面向吞吐量的 SPECCPUint_rate 反映了類似的情況，即使其平穩期延遲了幾年。

舉 CPU SoC 為例，就是將原本不同功能的 IC，整合在一顆芯片中。藉由縮小不同 IC 間的距離，提升芯片的計算速度，同時縮小體積。例如 Intel 處理器 (CPU) 中就包括有邏輯運算核心 (Logic Core)、圖像處理器、緩存 (SRAM) 及北橋 (North Bridge) 等不同功能的 IC。

設計一顆 CPU 時就需要相當多的元器件間的性能取舍與技術配合，當 IC 芯片各自封裝時， IC 與 IC 間的距離較遠，且各有封裝外部保護，比較不會發生交互干擾的情形。但是，當不同功能 IC 拉近距離做在一起時，就是噩夢的開始，像是通訊芯片的高頻訊號可能會影響其他功能的 IC 等情形。

圖三 : intel 4 核心處理器版圖設計，其中 L3 緩存 (SRAM) 占據相當大的面積比例

靜態隨機存取存儲器 (Static Random-Access Memory，SRAM) 是一種置于 CPU 與主存間的高速緩存 (Cache)，一般高效能 CPU 中通常有 L1、L2 與 L3 三級高速緩存。其中 L1 與 L2 的存儲容量較小 (128 - 512Kb)，L3 的存儲容量則較大 (4 - 8Mb)，然而卻對 CPU 的整體運作速度具有決定性的影響。表一中 SRAM 存儲單元的特征尺寸面積隨著工藝演進卻無法如邏輯運算單元作等比例縮小，L3 高速緩存已占到新一代 CPU 40% 以上的面積。這也造成 CPU SoC 在性能與面積成本無法同時兼顧的情況下，必須尋找其它的解決方案。

表一 : 6T SRAM存儲單元的特征尺寸面積隨著工藝演進卻無法如邏輯運算單元作等比例縮小。

當晶體管數量的年增率明顯的在放緩，這反映了摩爾定律的瓶頸逐漸浮現；而每平方毫米芯片面積的功耗正在增加，畢竟 Dennard Scaling 也結束了；因為電子的移動、機械和發熱限制，芯片設計師們充分發揮多核心的能力，但這也受到阿姆達爾定律的限制。綜合上面的幾項限制條件下，架構師們現在普遍認為， 能顯著改進性能、價格、能耗三者平衡的唯一途徑就是特定領域的架構 — 它們只適用于處理幾種特定的任務，但效率非常高。我們也可泛稱它們是一種 ASIC (Application Specific IC)。

人工智能 (AI) 芯片 (xPU)，因為智能芯片廠商的命名方式不同，如 Google TPU、華為的 (NPU)，就很適合獨立設計來完成特定的任務。Google TPU 就是一種專用集成電路，但它運行的程序來自 TensorFlow 框架下的神經網絡，驅動了 Google 數據中心的許多重要應用，包括圖像識別、翻譯、搜索和游戲。神經網絡的推理階段通常會有嚴格的響應時間要求，因為它們通常是面向用戶的應用，這降低了通用計算機所使用技術的有效性。通過專門為神經網絡重新分配芯片計算資源，TPU 在真實數據中心負載環境下效率要比通用類型的計算機高 30 - 80 倍。AlphaGo Lee、AlphaGo Master、進化到 AiphaGo Zero，也見證了 TPU 效能的快速躍升。

不只是 Google，臺積電與各大芯片設計大廠與代工廠，都已認為 SoC 不再是延續摩爾定律的主流方向。

系統級封裝 (System in a Package，SiP)已是半導體產業的戰略高地

System in a Package (SiP) 從架構上來講，SiP 是將多種功能芯片，包括處理器、MEMS、光學器件、存儲器等功能芯片，與電阻及電容、連接器、天線等無源器件集成在一個封裝內，形成一個系統或者子系統，從而實現一個基本完整的功能。與 SOC (片上系統) 不同的是，系統級封裝是采用不同芯片進行并排或疊加的封裝方式，而 SoC 則是高度集成的芯片產品。從封裝發展的角度來看，因電子產品在體積、處理速度或電性特性各方面的需求考慮下，SoC 曾經被確立為未來電子產品設計的關鍵與發展方向。但隨著近年來 SoC 生產成本越來越高，集成不同元器件的設計限制多且困難度極高，頻頻遭遇技術障礙，造成 SoC 的發展面臨瓶頸，進而使 SiP 的發展越來越被業界重視。

然而，絕對不可從封裝的立場出發來看 SiP。要視 SiP 是摩爾定律的延伸，透過先進的封裝概念，從而使系統能顯著改進性能、價格與能耗三者平衡的重要途徑。換句話說，SiP 是系統設計端與芯片設計端的無縫集成，將一個先進的系統或子系統的架構，全部或大部份電子功能配置在集成基板內，而芯片以 2D、2.5D、3D 的方式，有機地接合到集成基板的封裝方式。

SiP 包括了多芯片模塊 (Multi-chip Module；MCM) 技術、多芯片封裝 (Multi-chip Package；MCP) 技術、芯片堆棧 (Stack Die)、封裝迭層 (Package on Package；PoP)、PiP (Package in Package)，以及將有源 / 無源組件內埋于基板 (Embedded Substrate) 等技術。以結構外觀來說，MCM 屬于二維的 2D 構裝，而 MCP、Stack Die、PoP、PiP 等則屬于立體的 3D 構裝；由于 3D 封裝更能符合小型化、高效能等需求，因而在近年來備受業界青睞。

Apple Watch 就是采用 SiP 技術的最佳案例。因為 iWatch 的內部空間太小，它無法采用傳統的技術，而 SoC 的設計成本又太高，SiP 成了首要之選。將整個電腦架構封裝成一顆芯片，不單縮小體積還滿足期望的效能，讓手表有更多的空間放電池。下圖四便是 Apple Watch 芯片的結構圖，可以看到相當多的 IC 包含在其中。

圖四 : Apple Watch 中采用 SiP 封裝的 S1 芯片內部配置圖。(Source：chipworks)

他山之石: 先進封裝技術的半導體世界樣貌將會完全不同

在先進封裝領域，臺積電的腳步確實走的相當快速與前瞻，盡管 CoWoS 鎖定量少質精的極高階芯片，從 2.5D 技術延伸的 InFO (集成型晶圓級扇出封裝)，則早已經因為蘋果 (Apple) 的采用而聲名大噪。為進一步布局次世代先進封裝，持續替摩爾定律延壽，臺積電預估投資 100 億美元蓋先進封測廠，最快在 1 年半完工。

臺積電所提出的系統級集成芯片 (System-On-Integrated-Chips) 技術，將配合 WoW (Wafer-on-Wafer) 與 CoW (Chip-on-wafer) 制程，替芯片業者提供更能夠容許各種設計組合的服務，特別能夠結合高帶寬存儲器 (HBM)。研發并推動植基于 2.5D/3D IC 封裝制程延伸的新技術，更講究「彈性」與「異質集成」，往系統級封裝 (SiP) 概念靠攏。

相較而言，MIT 則推出黑科技，要讓 90nm 芯片打敗 7nm 芯片？

美國國防部高級研究計劃局 (Defense Advanced Research Projects Agency，DARPA) 的電子復興計劃 (Electronics Resurgence Initiative，ERI) 是一項為期 5 年的、斥資 15 億美元的計劃，目的是在摩爾定律時代即將結束之際重塑美國電子產業。其中，“利用密集的細粒度的單片 3D 集成技術變革計算系統” ( Revolutionizing Computing Systems through Dense and Fine-Grained Monolithic 3D Integration) 項目，因得到大幅超出其他項目的資助金額而特別引人注目。

該項目基于麻省理工學院電子與計算機工程助理教授 Max Shulaker 及其在斯坦福大學的同事 Subhasish Mitra 和 H.-S. Philip Wong 開發的一種技術，該技術允許將碳納米管晶體管和電阻式 RAM 存儲器 (RRAM) 構建在普通 CMOS 邏輯芯片之上。利用芯片 3D 封裝集成技術，使得以用了數十年之久的舊制造工藝制造出來的系統組件能與以目前最先進的技術所制造出來的單芯片組件相媲美。

在接下來的三年里，Shulaker 在麻省理工學院的團隊將專注于開發制造工藝，斯坦福大學團隊將創建設計工具以幫助工程師充分利用 CMOS、納米管晶體管和 RRAM 的堆疊所帶來的性能提升。而 Skywater 將開發和測試在其制造廠中運行的一套高產的 “工藝流程”。

能夠在不需要花高價置換到更先進技術的情況下就能提高性能，將標準重新設回 90 納米，這對于 SkyWater以 及其他小型制造廠來說是一個巨大的勝利。最新的極紫外光刻技術的工藝動輒需要數十億美元的投資，要維持運營所需的產量，并不利于它們為小型物聯網客戶提供服務。

迫切需要脫胎換骨的半導體產業

DIGITIMES Research 調查指出國內集成電路設計業企業數已達到 1380 余家，其中：海思、展銳已進入全球前十大企業：另有中興微、華大半導體、南瑞智芯、芯成半導體 (北京硅成)、大唐半導體、北京兆易創新、瀾起科技、瑞芯微等 9 家企業同時進入全球 IC 設計前五十大企業。也預測 2018 年中國 IC 封測產值可望突破 300 億美元，達到 333 億美元 (約合人民幣 2,132.86 億元)，同比增長 19.20%。

此外，IC 制造業也將快速增長，2018～2019 年間投資熱點將仍以芯片代工和存儲器兩大領域為主；重大項目投資包括臺積電、中芯國際、聯電、紫光集團、華力微電子、長江存儲、力晶科技等國內企業，以及英特爾、三星、SK 海力士和格羅方德等半導體廠商，均宣布了各自的投資計劃。到 2020 年，芯片制造業有望超過封裝測試業。這幾年來半導體產業積極布局與投資在 5G 通訊、人工智能與物聯網的硬件、韌件與軟件的應用產品開發與布建。期望藉由全球 5G 通訊大規模啟用后，能快速提升國產半導體芯片的產品多元性、技術性、高值性與進口替代。

中芯國際是中國所依靠的牽頭企業，帶領國產半導體材料商、設備商與設計公司，邁向全產業鏈自主生產目標。然而，在先進封裝的研發投入與設廠投資方面，則缺乏終端產品開發的牽頭企業，能帶領芯片設計公司、芯片代工及封測廠，從新的系統架構出發，建立 SiP 的新工藝與產業鏈。

美國 14 類高端科技出口管制大棒，是貿易戰的組合拳之一，含括人工智能、芯片、量子計算、機器人、臉部和聲紋辨識技術等等高端新興科技的關鍵領域限制。所幸的是，半導體產業相關之材料、裝備、操作系統與軟件等，并未列入管制范疇。美國已出手干預自由市場的運作機制，對昔日的貿易伙伴也完全不留情面。美國的保護主義與貿易壁壘的極限施壓，讓全球各個產業都要改變原來發展的慣性，也要準備面對最大的不確定性。