自晶體管被發明以來，集成電路一直遵循摩爾定律發展——每 18 個月晶體管特征尺寸減小一半，尺寸減小，實現更高密度集成，功能、性能以及能效比大幅提升，成本降低，一如過去半個多世紀以來微處理器（Micro-processor）和半導體存儲器芯片所呈現出的發展特點一樣。

　　為了使特征尺寸持續縮小，作為實現圖形線寬最為核心的工藝——光刻技術，從最初的紫外光G-line線（436nm）發展至今日的極紫外EUV（13.5nm）光刻技術。MOSFET晶體管也從早期二維結構進入3D FINFET，以延續摩爾定律。今年，海思麒麟9000系列采用5nm工藝節點制造，單顆芯片內含有約150億個晶體管。

　　當前，國際上臺積電、三星、英特爾等領先廠商仍在積極開展致力于持續縮小晶體管特征尺寸的研發。今年，臺積電年度技術研討會討論了使用極紫外EUV光刻技術讓工藝節點縮小到3nm。韓國三星電子宣布了其新一代3nm節點計劃及日程表。美國IBM也發布了2nm器件研發計劃。

　　但是，最初CMOS制程工藝節點與晶體管的柵極長度相對應，直觀反映集成電路晶體管器件微型化的程度。如英特爾Intel CEO Pat Gelsinger近日在Intel Accelerated大會上指出的，進入3D晶體管時代后方案的多樣化其實不再指代任何具體的度量方法，無法全面展現該如何實現效能和性能的最佳平衡。也有人講，摩爾定律本質上是經濟規律，按照它的指引，大家有利可圖，且利潤不菲。集成電路發展早期，確實如此，而且持續了將近半個多世紀。但是，進入1Xnm節點后，一條晶圓線動輒投入百億美元，因此，如何實現效能和性能的平衡成為業內領先企業的發展戰略。

　　龍頭企業加速布局3D集成封裝技術

　　隨著后摩爾時代的到來，先進集成封裝技術被推向舞臺的正中央。近來，臺積電、英特爾、三星等半導體領先廠商均在加速部署3D集成封裝技術。

　　近日，臺灣工業技術研究院研究總監 Yang Rui預測，臺積電將在芯片制造業再占主導地位5年，3D集成封裝是關鍵。如果說摩爾定律是通過縮小特征線寬尺寸將更多晶體管塞進一顆芯片里，以實現更多功能，那么，后摩爾時代先進集成封裝則是將更多裸芯片像疊床架屋一樣堆放在一起并塞進一個封裝內。而且，還要在這些水平、垂直方向堆疊的裸芯片之間通過最小尺寸導電通道互連起來。

　　其中，實現裸芯片厚度方向電氣連接的通道即是硅通孔技術（Through-Si-Via，TSV），堆放裸芯片之間的電氣連接即是微凸點（Micro-bump）等，同一水平面上裸芯片之間的電氣連接的通道則是再布線金屬層（Redistribution Layer，RDL），這三者即是后摩爾時代先進集成封裝的關鍵要素。

　　當前，最具代表性后摩爾先進集成封裝技術主要有臺積電推出的CoWoS（Chip-on-Wafer-on-Substrate）、3D SoIC（System-on-Integrated-Chips）、InFO_SoW（Integrated Fan-outWafer-Level-Package_System-on-Wafer）等，如今年全球TOP 500超算榜排名第一的日本超算富岳所搭載的 Fujitsu A64FX 處理器就采用了臺積電 CoWoS 封裝技術，我國華為海思升騰910、燧原智能科技DTU1.0等芯片據悉亦是采用臺積電 CoWoS技術，最近報道的特斯拉Tesla Dojo訓練芯片也采用了臺積電InFO-SOW技術平臺。

　　后摩爾先進集成封裝技術還包括英特爾推出的2.5D 嵌入式多互連橋（EMIB）技術、3D 封裝 Foveros 技術，以及將 EMIB 與 Foveros 相結合的 Co-EMIB 技術等，2020年他們推出的Lakefield微處理器即采用了3D 封裝 Foveros 技術。近日，韓國三星電子也公布了其 3D 封裝技術為 Extended-Cube，簡稱 X-Cube，通過 TSV 進行互連可將 SRAM 層堆疊在邏輯層上，SRAM 與邏輯部分分離能騰出更多空間來堆棧更多內存，該技術已能用于7nm乃至5nm工藝。

　　后摩爾時代多種先進封裝技術與先進工藝節點融合趨勢明顯

　　可以講，對先進集成封裝追求一直伴隨著集成電路產業的發展，這同時源于對晶體管集成極限追求的探索和對摩爾定律失效前景的擔憂。早在1976年，美國通用電氣公司研究人員提出開發可貫穿IC芯片體厚度方向的導電通道，以支持芯片體堆疊集成。但是，當時，集成電路正處于青年期，無法與摩爾定律——晶體管尺寸持續縮小技術路線競爭。2002年前后，集成電路進入深亞微米節點，日本半導體產業界啟動了超級半導體芯片研發計劃，以期開發將裸芯片堆疊集成技術實現更高密度3D集成。2007年前后，韓國三星電子演示了基于TSV互連的多層裸芯片堆疊集成，再一次將集成電路先進集成封裝技術研發推向高潮。也是在此時段，我國也啟動了TSV三維封裝技術相關研究計劃。然而，2016年蘋果公司推出的A10處理器采用了臺積電公司InFO先進封裝技術，英特爾公司采用了EBIM技術應用其可編程邏輯器件產品上，以TSV互連技術為代表的先進集成封裝技術的社會熱度直線下降。

　　隨著人工智能、大數據、云計算、異構計算等的快速發展，Chiplet（芯粒）設計理念再度興起。其實Chiplet并非新概念，它通過先進集成封裝技術將不同工藝節點的裸芯片混合集成，以解決傳統延續摩爾定律帶來的超大面積單顆SoC芯片的良率、成本、開發成本與周期長等問題，尤其是在價值高但是產品市場需求不夠大的情況，Ciplet帶來的IP復用會帶來更多收益。

　　今天，以TSV互連、RDL、Micro-bump為核心要素的后摩爾時代先進集成封裝技術呈現出與Chiplet融合、摩爾定律前沿工藝節點融合的特征與趨勢，與已成為支撐高效能計算SoC芯片的最為先進技術平臺，是臺積電、英特爾、三星電子等頭部企業技術發展戰略布局的關鍵點。

　　后摩爾時代先進封裝與Chiplet的設計理念互為支撐

　　當裸芯片之間互連尺寸與芯片內晶體管互連尺寸接近時，后摩爾時代疊床架屋的裸芯片體究竟是一顆芯片還是一個封裝體？可以說，封裝體既是芯片，更是系統。

　　未來，TSV互連、RDL、Micro-bump等關鍵互連要素的特征尺寸將進一步縮小，芯片種類及數目、堆疊層數更多，架構與接口標準化，多信號域多類別器件的滲透應用擴展，將是后摩爾時代的先進集成封裝重要發展方向。

　　盡管后摩爾時代先進集成封裝的理念很簡單、很容易理解，但是工程實現卻非常具有挑戰性。從工藝制程層面講，硅通孔TSV互連工藝引入以及所增加的超薄晶圓片操作等工藝步驟，會嚴重影響集成電路芯片工藝制程，兼容性、可制造性、工藝制程監測管控等面臨一系列的挑戰，這需要工藝、材料、裝備等產業協同。從設計層面講，后摩爾時代的先進封裝意味著芯片設計由傳統二維平面設計進入三維空間設計，必須有設計方法學與EDA工具、三維架構、接口標準化等配套支撐。

　　后摩爾時代的先進集成封裝正在重塑產品的供應鏈、價值鏈，也在影響著產業形態、競爭格局。傳統IC產品一般采用由IC代工廠、封裝廠等分工接力完成的模式，而今，價值的天平正在向代工廠傾斜。以英特爾Lakefield微處理器為例，集成電路芯片的TSV工藝、Chip-on-Wafer等均由英特爾公司完成，這些環節成為技術鏈條中最為關鍵的部分，在產品成本中占比較大，且附加值高。而且，先入為主的優勢突出，生態一旦形成，對于后來者而言，意味著門檻高筑，市場進入難度更大。

　　后摩爾時代的先進封裝技術與Chiplet的設計理念互為支撐、互為成就，在制造領域，可能會使傳統的封裝廠、未進入的代工廠處于不利競爭地位，高效能計算SoC芯片設計廠面臨供應鏈集中、可選制造廠越來越少，處于不利競爭地位。但是，在IC設計領域也有可能打開一扇窗，為眾多專注于做專用IC芯片的中小企業提供發展機遇。Chiplet 的發展前景如何，特別是獨立第三方Chiplet 供應商的商業模式是否成立，誰會從中獲益，還要拭目以待。

　　2008年前后，我國集成電路產業開始布局后摩爾時代先進封裝技術，項目成員單位包括國內知名高校以及國內知名代工廠、封裝企業，起步不算晚，并取得了一系列研究成果，培育了多家先進封裝材料、裝備優秀企業，在CMOS圖像傳感器、RF MEMS等產品領域取得了突破發展。但是，鑒于我國在高效能計算CPU等產業鏈的發展情況，該領域的產業化應用方面已經滯后于臺積電、英特爾等國際頭部公司，差距正在拉大，且技術門檻正在抬高。當前，先進封裝技術正處于發展關鍵期，建議國家主管部門加強頂層設計、引導，產業頭部企業發揮責任擔當，產業鏈協同攻關，勇攀科技高峰，解決“卡脖子”難題，引領集成電路產業安全、健康發展。

　　作者馬盛林，系廈門大學機電工程系副教授