自適應定階的快速Burg算法設計與FPGA實現
2021年電子技術應用第11期
郭鳴晗1，陳立平2，張 浩2，趙 坤2，柏 偉1
1.中國科學院大學，北京100049；2.中國科學院微電子研究所，北京100029
摘要： 針對信號頻譜分析的實時性要求，設計了一種適用于短序列的自適應定階的快速Burg算法硬件加速電路。以FPGA為平臺進行實驗，將快速Burg算法與最終預測誤差(Final Prediction Error，FPE)準則結合可做到自回歸(Auto-Regressive，AR)參數自適應定階。實現了靈活控制的并行二級流水線結構和并行化計算單元，同時優化了存儲單元，達到速度與面積的平衡。實驗結果表明，該算法對短序列也能準確地估計信號頻率，與Burg算法硬件實現方案的計算時間對比，該算法將運算時間降低了75%，確實起到了加速作用，并且節省了內存空間，符合設計要求。
中圖分類號： TN911.72；TN4
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.211411
中文引用格式： 郭鳴晗，陳立平，張浩，等. 自適應定階的快速Burg算法設計與FPGA實現[J].電子技術應用，2021，47(11)：62-67，72.
英文引用格式： Guo Minghan，Chen Liping，Zhang Hao，et al. Design and FPGA implementation of fast Burg algorithm of adaptive order determination[J]. Application of Electronic Technique，2021，47(11)：62-67，72.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.211411
中文引用格式： 郭鳴晗，陳立平，張浩，等. 自適應定階的快速Burg算法設計與FPGA實現[J].電子技術應用，2021，47(11)：62-67，72.
英文引用格式： Guo Minghan，Chen Liping，Zhang Hao，et al. Design and FPGA implementation of fast Burg algorithm of adaptive order determination[J]. Application of Electronic Technique，2021，47(11)：62-67，72.
Design and FPGA implementation of fast Burg algorithm of adaptive order determination
Guo Minghan1，Chen Liping2，Zhang Hao2，Zhao Kun2，Bai Wei1
1.University of Chinese Academy of Sciences，Beijing 100049，China； 2.Institute of Microelectronics of Chinese Academy of Sciences，Beijing 100029，China
Abstract： Aiming to real-time requirement of signal spectrum analysis, an adaptive ordering of fast Burg algorithm hardware acceleration circuit for short sequence based on FPGA is designed. The fast Burg algorithm combined with FPE criterion can be used to determine the order of AR parameters. The parallel two-stage pipeline structure with flexible control is realized, and the parallel computing unit is parallelized. At the same time, the storage unit is optimized to achieve the balance between speed and area. The test show that the algorithm can accurately estimate the signal frequency for short sequences. Compared with the calculation time of Burg algorithm hardware implementation scheme, this algorithm reduces the calculation time by 75%, which does play a role of acceleration, and saves memory space. So, this design meets the design requirements.
Key words : AR parameter model；Burg algorithm；fast Burg algorithm；FPGA；hardware acceleration
0 引言
現代功率譜估計的AR模型法使用有限長的數據序列來估計假設模型的參數，再將參數帶入功率譜密度模型中，可獲得較好的功率譜估計結果[1-3]。
Burg算法是一種常見的AR模型求功率譜的方法，其主導思想是利用前后向預測誤差功率之和最小的方法來計算反射系數k，然后帶入Levinson遞推，求解AR模型參數[4-6]。此方法在處理短數據時具有較高的頻率分辨率[7-8]，但求解反射系數計算量較大。為了改進這一問題，Vos提出一種快速Burg算法[9]，通過一系列矩陣變換降低了反射系數求解時的計算量，但是不能確定AR模型的階數，并且串行算法的執行耗時較長。針對上述問題，本文將快速Burg算法與FPE準則[10]結合，對短序列的功率譜估計實現自適應定階的功能，達到較高頻率分辨率，并使用Verilog硬件描述語言設計電路，達到硬件加速功能[11]。電路結構在二級流水線的基礎上[12]，結合自適應定階方案，提出一種新的流水線結構，并設置狀態機靈活控制。本文對計算單元進行并行化處理加速計算?？紤]速度與面積的折中，針對算法特點設計內存讀寫方案，減少數據存儲長度，從而減小了存儲單元的面積。
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作者信息：
郭鳴晗1，陳立平2，張 浩2，趙 坤2，柏 偉1
(1.中國科學院大學，北京100049；2.中國科學院微電子研究所，北京100029)
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