TSMC 3D Fabric 先進封裝技術涵蓋 2.5D 和垂直芯片堆疊產品，如下所示。
集成扇出 （Integrated FanOut：InFO） 封裝采用重組（reconstituted）晶圓，由面朝下嵌入的die組成，周圍環繞著模塑料（molding compound）。
再分布互連層 （Redistribution interconnect layers：RDL） 制作在環氧樹脂（epoxy ）硅片上。（InFO-L 指的是嵌入 InFO 封裝中的芯片之間的硅“橋式小芯片”（bridge chiplet），用于改善 RDL 金屬化間距上的芯片間連接。）
2.5D CoWoS 技術利用微凸點連接將芯片（通常還有高帶寬內存堆棧）集成到中介層上。最初的 CoWoS 技術產品（現在是 CoWoS-S）使用硅中介層和相關的基于硅的光刻技術進行 RDL 制造；硅通孔 （TSV） 提供與封裝凸點的連接。硅中介層技術提供了更高的互連密度，這對于高信號數 HBM 接口至關重要。最近，臺積電推出了一種有機中介層 （CoWoS-R），可在互連密度與成本之間進行權衡。
3D SoIC 產品利用芯片焊盤之間的混合鍵合提供垂直集成。die可以面對面或面對背配置。TSV 通過（減?。ヾie提供連接。
InFO 和 CoWoS 產品已大批量生產數年。CoWoS 開發中的最新創新涉及將最大硅中介層尺寸擴展到大于最大掩模版尺寸，以容納更多die（尤其是 HBM 堆棧），將 RDL 互連縫合在一起。
在接下來的文章中中，臺積電分享了 SoIC開發的相關內容。
芯片測試芯片
臺積電分享了最近的 SoIC 資格測試工具的結果，如下所示。
使用的配置是 （N5） CPU 裸片與 （N6） SRAM 裸片在面對背拓撲中的垂直接合。（事實上，一家主要的 CPU 供應商已經預先宣布了一個使用臺積電的 SoIC 連接到 CPU 的垂直“最后一級”SRAM 緩存芯片的計劃，將于 2022 年第一季度上市。）
SoC設計流程
臺積電展示了垂直芯片集成的高級設計流程，如下圖所示。
該流程需要同時關注自上而下的系統劃分為單獨的芯片實施，以及對復合配置中的熱耗散的早期分析，如上所述。
熱分析的討論強調了 BEOL PDN 和互連的低熱阻路徑與周圍電介質相比的“chimney”特性，如上所示。具體而言，臺積電與 EDA 供應商合作提高 SoIC 模型離散化技術的準確性，在最初通過粗網格分析確定的特定“熱點”區域應用更詳細的網格。
TSMC 還提出了一種方法建議，將熱分析結果納入 SoIC 靜態時序分析 derate 因子（timing analysis derate factors）的計算中。就像片上變化 （on-chip variation：OCV） 取決于（時鐘和數據）時序路徑跨越的距離一樣，SoIC 路徑的熱梯度是一個額外的 derate 因子。TSMC 報告說，路徑的片上溫度梯度通常為 ~5-10C，并且溫度的小平坦 derate 時序裕度就足夠了。對于 SoIC 路徑，~20-30C 的大梯度是可行的。對于溫差較小的路徑，覆蓋此范圍的平坦降額將過于悲觀——應使用 SoIC 熱分析的結果來計算降額因子。
芯片測試
IEEE 1838 標準化工作與 die-to-die 接口測試（鏈接）的定義有關。
與用于在印刷電路板上進行封裝到封裝測試的芯片上邊界掃描鏈的 IEEE 1149 標準非常相似，該標準定義了每個芯片上用于堆棧后測試的控制和數據信號端口。該標準的主要重點是驗證在 SoIC 組裝過程中引入的面對面鍵合和 TSV 的有效性。
臺積電表示，這個定義對于 SoIC 芯片之間的低速 I/O 已經足夠了，但是高速 I/O 接口需要更廣泛的 BIST 方法。
用于 SoIC 的 TSMC Foundation IP – LiteIO
TSMC 的庫開發團隊通常為每個硅工藝節點提供通用 I/O 單元 （GPIO）。對于 SoIC 配置中的 die-to-die 連接，驅動程序負載較少，臺積電提供了“LiteIO”設計。如下圖所示，LiteIO 設計側重于優化布局以減少寄生 ESD 和天線電容，從而實現更快的裸片之間的數據速率。
EDA 支持
下圖列出了最近與主要 EDA 供應商合作為 InFO 和 SoIC 封裝技術開發的關鍵工具功能。
圖片
概括
臺積電繼續大力投資2.5D/3D先進封裝技術開發。最近的主要舉措集中在 3D SoIC 直接芯片貼裝的方法論上——即分區、物理設計、分析。具體來說，早期熱分析是一個強制性步驟。此外，臺積電還分享了他們的 SoIC eTV 認證測試芯片車輛的結果。2022 年將見證 3D SoIC 設計的快速出現。
