幾年前，IBM 將其半導體制造業務出售給 GLOBALFOUNDRIES，但他們仍在奧爾巴尼納米技術公司擁有價值數十億美元的研究設施。IBM 在諸如 IEDM 之類的會議上非?；钴S，而且這似乎有一個很好的光管地方，因為他們在這里公布的研究成果得到了很多媒體的關注。

　　在 2019 年的 Litho Workshop 上，我聽到了來自IBM Albany 研究小組的演講，他解釋說 IBM 必須擁有研究線，因為他們需要最先進技術的處理器來支持他們的設備運行。我個人質疑這個觀點，奧爾巴尼研究小組與三星合作，支持三星投產的 5nm 工藝。

　　筆者認為，三星的 5nm 工藝與臺積電的 5nm 工藝相比，功耗、性能和密度都相對較差。我確信在支持 IBM 的過程中有特殊功能，但我也確信無需數十億美元的研究投資也可以在臺積電流程中實現相同的功能。我還認為有趣的是，他們說在開發過程中他們調高了 EUV 劑量（dose），直到獲得良好的良率，然后他們將其轉移給三星，期望三星減少 EUV 劑量。當三星開始加速他們的 5nm 工藝時，業界有傳言稱三星無法通過他們的 EUV 工具獲得足夠的晶圓（高 EUV 劑量導致低產量）并且產量很低。

　　IBM 每隔幾年也會通過一些新的發展在主流媒體上引起轟動，但在我看來，很多發展并沒有達到炒作的效果。例如，IBM 在 2021 年初宣布開發 2nm 技術，但正如我之前所寫的那樣，它更像臺積電的 3nm 工藝而不是 2nm，與英特爾和臺積電預期的 2nm 工藝相比，不太可能具有競爭力。

　　這并不是說 IBM 不做重要的研究，幾年前他們負責包括銅金屬化在內的許多關鍵行業創新，我只是質疑數十億美元的半導體研究設施對于不生產半導體的公司是否有意義.

　　在本文中，我將討論 IEDM 的三篇 IBM 論文。

　　第一篇，垂直傳輸納米片技術，用于超越橫向傳輸器件的 CMOS 縮放

　　在我看來，這篇論文是 IBM 典型的一個范例，我不希望他們辜負這個炒作。在這個論文中，作者指出，這項工作是與三星合作完成的。主流媒體已經發布了關于這個“突破”的消息，好像這將是一個生產解決方案。

　　圖 1 說明了垂直傳輸納米片 (VTFET) 工藝。

　　這里的基本思想是不是在水平方向上制造納米片，而是將它們變成垂直方向。在該論文中，垂直納米片與 FinFET 進行了比較，并顯示提供更好的性能和面積。我看到這有兩個問題。

　　首先，我的理解是垂直晶體管非常適合 SRAM 的使用，其中互連需求簡單且規則，但不適用于具有復雜互連需求的隨機邏輯設計。Imec 之前展示了一些非常有趣的垂直 SRAM 工作，盡管它似乎沒有在行業中獲得任何關注。隨著小芯片的出現，提供卓越密度的簡單 SRAM 工藝非常有意義。但是再一次，對于邏輯用途，垂直晶體管面積可能會增加很多以適應互連要求。

　　我看到的第二個問題是將它與 FinFET 進行比較。從 FinFET 到堆疊水平納米片 (horizontal nanosheets：HNS) 的轉變已經在進行中。HNS 提供了優于 FinFET 的密度和性能優勢，但更重要的是提供了長期的擴展路徑。HNS 可以通過垂直堆疊更多片材來提高性能，它們還提供了引入介電壁（dielectric wall ）的機會，創造了一種名為 Forksheets 的 Imec 創新，減少了 n 到 p 的間距。除此之外，在 3D-CMOS/CFET 架構中堆疊 n 和 p HNS 可提供更多的縮放比例，且水平 n 到 p 間距為零。除了 HNS，這些薄片還可以被 2D 材料替代，從而提供更大的縮放比例。驅動電流以及垂直鰭片的性能是由鰭片尺寸驅動的，我看不出這些設備如何像 HNS 那樣擴展。

　　第二篇，下一代高性能計算納米片技術的關鍵要素

　　在我看來，這篇論文比上一篇更有趣，因為它解決了所有主要前沿邏輯供應商都面臨的 HNS 技術問題。IBM 過去在 HNS 方面做了很多出色的工作，本文以此為基礎。

　　本文解決了兩個 HNS 問題。

　　第一個問題是 HNS 的 pFET 遷移率很差。IBM 之前已經描述了兩種提高 pFET 遷移率的技術，一種是在釋放后修整溝道并沉積 SiGe 覆層。另一種技術是在應變松弛緩沖層（strain relaxed buffer layer）上制造溝道。

　　在本文中，SiGe 通道是通過在沉積原始納米片堆疊時在較高 Ge 含量犧牲層上沉積較低 Ge 含量通道而形成的。Ge 含量的差異是為了啟用選擇性釋放蝕刻，蝕刻掉犧牲膜并保持通道完好無損。SiGe 通道提供了改進的遷移率、改進的性能和更高的可靠性。

　　圖 2 說明了 SiGe 通道 HNS pFET。

　　這里解決的第二個問題是如何為 HNS 實現多個均勻的閾值電壓 (Vts)。對于 FinFET，鰭到鰭的距離相對較寬，并且可以通過沉積和選擇性去除多種功函數金屬來實現多個 Vts。使用 HNS，片到片 (Tsus) 的間距非常小，以至于沒有足夠的空間容納一整堆功函數金屬。金屬也往往在 NS 外側更厚，在納米片之間更薄，導致 Vts 不均勻。

　　IBM 在十多年前率先使用偶極子（dipoles）來控制 VT，該技術現在正受到 HNS 的廣泛關注，因為偶極子可以通過摻雜高 k 電介質來產生，并且不需要像多功函數金屬那樣需要額外的厚度. 偶極子還可以解決 Vt 非均勻性問題。

　　圖 3 說明了功函數金屬如何導致 Vts 不均勻以及無體積偶極子如何解決該問題。

　　用于高級邏輯技術的基于堆疊式全方位納米片架構的后柵極 I/O 晶體管

　　我想討論的第三篇論文是另一篇研究 HNS 問題的論文。

　　HNS 實施的另一個挑戰是如何創建可以在更高電壓下工作的 I/O 晶體管。在本文中，后柵極工藝流程結合了沉積氧化物和新型選擇性氧化，產生了兩種不同的柵極氧化物厚度。選擇性氧化產生厚和薄的選擇性氧化物，它們被添加到沉積的氧化物中。該技術的關鍵在于，生長的氧化物在氧化過程中會消耗硅，因此較厚的生長氧化物比生長的薄氧化物消耗更多的硅，從而打開片間間距 (Tsus) 以容納較厚的氧化物。

　　圖 4 顯示了厚和薄柵氧化層 HNS 器件以及改進的 Tsus 以適應厚氧化層。

　　盡管媒體大肆宣傳 IBM 在 IEDM 上發布的 Vertical-Transport Nanosheet，但我們認為 IBM 完善 HNS 流程的工作更有可能對行業產生影響。pFET 溝道遷移率、體積更小的 Vt 解決方案和高壓 I/O 解決方案解決了業界目前正在努力解決的從 FinFET 到 HNS 過渡的問題。