基于BCH糾錯算法的編解碼器設計與實現
2022年電子技術應用第5期
王 莞1，2，魏敬和1，2，于宗光1，2
1.江南大學 物聯網工程學院，江蘇 無錫214122；2.中國電子科技集團第58研究所，江蘇 無錫214072
摘要： 隨著NAND Flash存儲單元的快速發展，存儲密度增加使得器件的出錯概率增加，為此提出了一種優化的BCH編解碼器結構，編碼和解碼過程每個時鐘周期可以并行處理16位數據，其中譯碼電路中的伴隨式模塊、錯誤位置多項式模塊與錢氏(Chien)搜索模塊采取三級流水線結構，糾錯和檢錯階段可以同時進行，有效地提高數據的處理速度和糾錯速度。在完成電路的RTL設計后利用VCS工具完成了電路的仿真驗證，結果表明在傳輸8 192 bit數據生成672校檢因子情況下實現了48位糾錯，工作頻率最高支持200 MHz。
中圖分類號： TN492
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.212214
中文引用格式： 王莞，魏敬和，于宗光. 基于BCH糾錯算法的編解碼器設計與實現[J].電子技術應用，2022，48(5)：42-46.
英文引用格式： Wang Guan，Wei Jinghe，Yu Zongguang. Design and implementation of codec based on BCH error correction algorithm[J]. Application of Electronic Technique，2022，48(5)：42-46.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.212214
中文引用格式： 王莞，魏敬和，于宗光. 基于BCH糾錯算法的編解碼器設計與實現[J].電子技術應用，2022，48(5)：42-46.
英文引用格式： Wang Guan，Wei Jinghe，Yu Zongguang. Design and implementation of codec based on BCH error correction algorithm[J]. Application of Electronic Technique，2022，48(5)：42-46.
Design and implementation of codec based on BCH error correction algorithm
Wang Guan1，2，Wei Jinghe1，2，Yu Zongguang1，2
1.School of IoT Engineering，Jiangnan University，Wuxi 214122，China； 2.China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214072，China
Abstract： With the rapid development of NAND Flash memory cells and the increase in storage density, the error probability of devices has increased. For this reason, an optimized BCH codec structure is proposed. The encoding and decoding process can process 16-bit data in parallel in each clock cycle. Among them, the syndrome module, error location polynomial module and Chien search module in the decoding circuit adopt a three-stage pipeline structure, and the error correction and error detection stages can be carried out at the same time, which effectively improves the data processing speed and error correction speed. After completing the RTL design of the circuit, the simulation verification of the circuit was completed by using the VCS tool. The results showed that 48-bit error correction was achieved when 8 192 bit data was transmitted to generate 672 check factors, and the maximum operating frequency was 200 MHz.
Key words : nand flash；BCH code；Chien search；pipeline structure；codec
0 引言
Nand Flash是一種非易失性存儲器，與NOR Flash相比具有讀寫速度快和存儲密度高等優勢，但由于NAND Flash本身結構特點，其存儲單元出現數據位翻轉現象比NOR Flash中更常見[1]，與此同時，隨著NAND Flash 技術的飛快發展，NAND Flash從SLC結構發展為MLC結構及現在的TLC結構，每個存儲單元可以存儲2 bit以至更多的數據，使得數據位之間的相互干擾變大，進而導致出錯概率增大，隨著工藝水平的不斷提高，超深亞微米下的電荷效應進一步增加了數據出錯的可能性。因此，在對NAND Flash存儲數據時，必須采用更高的糾錯技術，以提高存儲的穩定性。文獻[2]中采用一種8位并行BCH編解碼器，但因為電路并行處理數據少，影響處理速度,文獻[3]中設計一種糾錯16位的BCH編解碼器，但糾錯位數較少。文獻[4]中設計一種校正32位出錯位的BCH編解碼器，相比較糾錯位數有所增加，但還不能滿足大容量存儲的數據校正。本文設計一種16位并行BCH編解碼器，并且具有最高48位糾錯能力，糾錯速度和糾錯能力都有了進一步的提高。
本文詳細內容請下載：http://www.cowatch.cn/resource/share/2000004274。
作者信息：
王 莞1，2，魏敬和1，2，于宗光1，2
(1.江南大學 物聯網工程學院，江蘇 無錫214122；2.中國電子科技集團第58研究所，江蘇 無錫214072)
此內容為AET網站原創，未經授權禁止轉載。