PCIe Express?物理層先從 Gen 4.0 飛速發展到了 Gen 5.0，最后升級至 Gen 6.0，且 6.0 規范包含了開發硅芯片所需的一切。數據傳輸速率從 16 Gt/s 提升到 32 GT/s，Gen 6.0 更是增加到了 64 GT/s（每秒千兆傳輸速率）。而且，首次采用了PAM4多級信號調制技術，允許我們在單個單位時間內編碼兩位信息。借此，我們將 Gen 5.0 的數據傳輸速率增加了一倍。

　　在今年的泰克創新論壇上，我有幸參加了一場小組討論，與我一同參與的還有兩位業內專家：新思科技 （Synopsys） 的 Madhumita Sanyal 和安立公司 （Anritsu） 的 Hiroshi Goto。我們討論了最新 PCIe 版本面臨的挑戰以及 PCIe 7.0 可能面臨的挑戰。PCIe Express 6.0的開發和設計仍在不斷演化和成熟中，包括外形標準、測試規范等等。然而，PCI-SIG?已經宣布并已經開始了Gen 7.0的開發，我們預計到2025年將會有一個基本規范。我們有望實現每秒128千兆傳輸速率和與Gen 6.0一樣的PAM4信號調制技術。

　　正如Madhumita所言：

　　“現在正處于一個非常有趣的時代，傳輸速率從 64 Gt/s 提升到了 128 GT/s。這相當于要求具有以下特性的以太網連接：1.6 TB 帶寬，16 個傳輸速率為 128 Gt/s 的通道，總傳輸速率為 2 TB/s 且是單向，這是以太網世界的要求。并且保留了 PAM4，奈奎斯特現在為 32 GB，但需要向后兼容所有之前版本。

　　”我認為它仍會使用 Flits，誰知道哪種 FEC（前向糾錯碼）更強大呢？需要 FEC 就像以太網 LAN 需要 Reed Solomon 糾刪碼一樣，也可能仍然使用輕型 FEC 就可以，也會提升數據傳輸速率。當然，協議本身可能會進行極大的改進。我認為電氣設備將越來越可靠，具體取決于 PCI-SIG 如何定義通道。我們可能需要新的主板、連接器和電纜。SERDES 發送器和接收器架構肯定會面臨一些新的挑戰?！?/p>

　　Hiroshi Goto補充道：

　　”內容增加了，通道損耗有多少？從 Gen 5.0 到 Gen 6.0，從 32 GT/s 到 64 GT/s——P 和 N 之間的時鐘偏差無論是正還是負，現在都極其關鍵。一毫米的電纜差異會帶來五皮秒的失配。所以，P 和 N 的時鐘偏差失配也會產生重要影響。

　　“人們已經做了大量工作來研究如何保持與卡機電 （CEM） 連接器的向后兼容性。我認為這是需要密切關注的問題。我們是否能夠繼續實現向后兼容性？我們是否必須考慮從主機到端點的替代連接類型？”

　　小組討論結束后，泰克參加了 2023 年 6 月 13 日至 2023 年 6 月 14 日在美國加州圣克拉拉舉行的 PCI-SIG 開發者大會，會上 PCI-SIG 宣布了 PCI Express （PCIe） 7.0 規范已升級至 0.3 版。

　　在該活動上，新思科技進行了一次所謂的“窺探式”演示，展示了PCIe 7.0即將達到的128 GT/s的數據傳輸速率。在演示中，新思科技評估板將 PRBS 模式發送到泰克 DPO70000SX 示波器上。所有三個 128 GT/s PAM4 眼圖均打開，三者之間具有良好的線性度、低抖動和良好的比率電平失配 （RLM）。

　　成功的 128GT/s PAM4 眼圖

　　在第二場演示中，安利公司重點展示了安利 MP1900A 誤碼檢測器與泰克 DPO70000SX 實時示波器以及新思科技 PCIe 6.0 PHY & 控制器 IP 在端到端系統中的兼容表現，清晰顯示了 FEC 應用前后的誤碼率對比情況。 在此演示中，泰克示波器校準的 33db 應力眼圖由充當主機的安利誤碼檢測器發送到具有 PHY 端控制器的新思科技端到端解決方案。接收器對受壓的模式進行均衡，并將信號通過控制器回環至 PHY 發送器，再由發送器將信號返回至安利誤碼檢測器。包括 Gen 6 階段 1-3 在內的所有代際的鏈路訓練均已完成且通過了測試。

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