引言

隨著集成電路制造工藝的快速發展，集成電路的主流工藝已從微米級轉向納米級，集成度越來越高，設計規?？蛇_到上億門級，對芯片物理設計要求更加苛刻。超大規模集成電路(Very-Large-Scale Integration circuit, VLSI)的復雜度極高，其物理設計必須借助電子設計自動化（EDA）工具完成[1]。傳統的展平式物理設計方法是將所有單元看作一個層次進行物理設計，所有的邏輯單元展示在頂層，而對于億門級VLSI物理設計，EDA工具和服務器的負載能力已不能滿足展平式物理設計的需求[2]。通常使用層次化物理設計方法將整個VLSI芯片分為若干個子模塊，每個子模塊單獨完成物理設計和時序收斂后，將子模塊作為單獨的模塊（IP）再與頂層進行組合，最終完成億門級VLSI的物理設計。

在VLSI層次化設計中，時序收斂是VLSI物理設計中一個關鍵的問題[3]。時鐘偏差對VLSI時序起重要作用，時鐘偏差是指從時鐘源點出發的時鐘信號到達各個葉節點時間的最大差值[4]。在層次化物理設計進行頂層時鐘樹綜合時，由于工具無法讀取到子模塊內的時鐘樹延時，導致頂層中的寄存器和子模塊內的寄存器的時鐘偏差過大，時鐘樹綜合后時序較差，后續難以實現時序收斂。

在物理設計時鐘樹綜合時，必須處理好時鐘偏移的問題，處理不好可直接導致建立時間或者保持時間違例[5]。為了解決層次化設計時鐘偏差導致的時序違例問題，本文基于28 nm億門級VLSI層次化頂層物理設計，使用腳本在子模塊中抓取與頂層設計有時序關系的時鐘樹長度，在頂層時鐘樹綜合階段輸入子模塊的內部時鐘樹延時，使頂層可以讀取到子模塊的內部時序延時，時鐘樹綜合后減小真實的時鐘偏差，為后續時序優化收斂提供幫助。

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作者信息：

王淑芬，李應利，高凱菲

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）