摘 要： 提出了一種適合于短波信道的數字傳輸系統幀同步" title="幀同步">幀同步電路設計方案，利用容差" title="容差">容差技術和非容差技術相結合實現了幀同步碼檢測。改進了傳統保護模塊" title="保護模塊">保護模塊，使得幀同步搜捕時間縮短了一個幀周期。
關鍵詞： 短波信道 容差技術 保護模塊 硬件描述語言
同步是數字通信系統中的一個重要問題。幀同步電路設計的好壞直接影響數據的解調質量，甚至影響整個通信系統的性能。本文結合實際設計出一種適用于衰落信道的快速搜捕幀同步電路。該設計采用全局時鐘控制每個觸發器，避免了累積時延以及毛刺的產生，增強了整體設計的可靠性；同時利用Mealy狀態機改進了傳統保護模塊，使幀同步搜捕時間縮短了至少一幀周期時間；并且在幀同步碼檢測模塊中，利用容差技術與非容差技術相結合使系統同步后有一位誤碼糾錯能力[1]，加強了系統的穩定性；最后用FPGA實現了幀同步電路的設計。
1 幀同步電路原理
1.1 幀同步電路組成
幀同步電路主要分為4個模塊：幀同步碼檢測模塊、幀時標發生模塊、保護模塊和控制模塊" title="控制模塊">控制模塊。其原理圖如圖1所示。
數據流串行輸入到幀同步碼檢測模塊，幀同步檢測模塊檢測到同步碼后輸出一個檢測碼，該檢測碼與幀時標發生模塊產生的幀時標脈沖同時輸入到保護模塊。保護模塊比較檢測碼和幀時標脈沖是否在同一時刻對上，連續對上α次（后方保護數）則判斷為同步；在同步狀態下，由于干擾或中斷等原因可能導致幀同步碼組丟失，幀檢測碼與幀時標脈沖一旦連續β次（前方保護數）沒有對上則判斷為失步" title="失步">失步。保護模塊將同步信號、失步信號、幀定位信號和幀檢測碼一同送到控制模塊。同時將同步信號輸入到幀同步碼檢測模塊作為其容差和非容差控制信號。控制模塊根據輸入信號的相關信息產生幀時標發生器的置位信號，調整幀時標發生器中時標產生的時刻，從而完成一輪新的同步。
1.2 同步容差
同步容差是容許“一定程度”的幀標識誤碼的標志，以容差門限表示。在同步狀態時，希望盡可能不漏掉幀同步碼以維持系統的同步狀態（即降低漏警概率），所以在同步狀態下，容差門限就要選擇稍大點（本設計取為1）；在失步搜捕狀態下，為避免誤碼帶來數據流中出現虛幀同步定位碼，應選取容差門限為0，即不容許誤碼。
本設計利用容差技術和非容差技術相結合實現幀同步碼檢測模塊，從而提高了幀同步的抗干擾性。
2 基于FPGA的設計與實現
利用VHDL設計了各模塊，并在ISE 7.1i開發軟件上編譯通過。
2.1 幀同步碼檢測模塊
幀同步碼檢測模塊的主要作用在于檢測出幀同步碼組，并在碼組的最后一位給出一個檢測脈沖。其檢測電路結構圖如圖2所示。
系統時鐘和驅動數據流同時進入比較器A和B與預設的最佳同步碼組進行比較，若比較結果一致，則輸出檢測脈沖到選擇器；當容差控制信號為“1”時則輸出比較器A的檢測脈沖，反之則輸出比較器B的檢測脈沖（容差信號為“1”表示開啟容差功能，允許1位誤碼）。具體仿真波形如圖3所示。
圖中，clk為系統時鐘，data為數據流，control為容差控制信號，jc為幀同步檢測信號。
2.2 幀時標發生模塊
幀時標發生模塊的主要作用在于每隔一幀周期時間產生一個時標脈沖。幀時標發生模塊結構圖如圖4所示。
本設計選取一幀的周期為32個系統時鐘周期。保護信號c的作用在于避免出現虛假時標，即高電平時屏蔽掉時標脈沖，低電平時對時標脈沖不造成任何影響。具體仿真波形如圖5所示。
圖中，clr為置零信號，pc為時標脈沖。
2.3 保護模塊
保護模塊主要作用在于實現前方保護和后方保護，最后輸出同步和失步信號。傳統的保護模塊是用四個D觸發器、一個3口與門、一個4口與門實現的[4]，或用兩個計數器分別對前方保護和后方保護計數[3]實現的。本設計選用2進程同步Mealy型有限狀態機進行設計。其狀態轉移圖如圖6所示。
由圖6可知，系統設置了七個狀態，ST0、ST1、ST2為失步搜捕狀態，其余四個狀態為同步保護狀態。本設計設置α=3和β=4。在系統時鐘上升沿時刻，jc＝0、pc＝1，表示搜捕到檢測脈沖并且對上了，而如果jc＝1、pc＝1，則表示沒有對上檢測脈沖。從ST0到ST3連續對上檢測脈沖3次，即后方保護數計滿，確定為同步（同步信號q置“1”）。同理，從ST3到ST0連續4次沒有對上檢測脈沖，即前方保護數計滿，確定為失步（同步信號q置“0”）。具體仿真波形如圖7所示。
圖中，qf為失步信號，q1為置零信號的輔助信號。
q1實際上為控制模塊中置零輔助信號的一部分，關鍵作用在于能快速搜捕從而確定同步，即縮短失步時間，能在失步后一出現幀同步檢測信號立刻產生置零信號。
q1產生方式：系統一旦失步，立刻將q1置“1”；系統一旦在系統時鐘clk的上升沿檢測到幀同步檢測碼，立刻將q1置“0”。
2.4 控制模塊
控制模塊主要作用在于產生時標發生模塊的置零信號。當系統處于失步狀態(qf=1或q＝0)時，開始搜捕幀同步檢測碼。搜捕到幀同步檢測碼時產生一個置零信號，將幀時標發生模塊清零，重新開始計數。使得下一幀幀時標脈沖可以對上幀同步檢測碼。但置零信號并不能根據已知的輸入信號直接得到，必須加輔助信號間接產生。下面給出輔助信號q2產生的設計流程。
設計流程圖如圖8所示。輔助信號q2只能保證在失步狀態下生成需要的置零信號，但要實現快速搜捕的目的（即失步后的第一個幀同步檢測脈沖出現時就可產生置零信號），必須將前面保護模塊中提到的q1與此處的q2合并成一路信號，這樣就產生了完整的置零輔助信號。根據圖9所提供的框圖便可產生所需要的置零信號clr。
最終得到的置零信號clr的波形圖如圖10所示。
圖10中，qt為最終的置零輔助信號。
2.5 幀同步整體模塊
在ISE開發平臺上采用原理圖輸入方式，根據同步單元各個功能模塊的劃分，將各個功能模塊連接起來，編譯成功。其整體設計框圖如圖11所示。整體幀同步設計仿真波形如圖12所示。
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在圖11中，當第1個幀時標脈沖pc到來而沒有出現幀同步檢測信號jc時，置零輔助信號qt置‘1’。一旦檢測到幀同步檢測信號jc，置零信號clr立刻置‘0’，同時置零輔助信號qt置‘0’。此時，幀時標發生器置位，重新開始計數。由于采取保護措施，因此第2個幀時標脈沖pc對上幀同步檢測信號jc連續3次后，同步信號q才置‘1’，告知系統已經同步，同時開啟容差功能，容許一位誤碼，圖12中的第6個幀同步檢測信號jc就是在數據流為“00111000”的情況下給出的。此后，由于采取了前方保護，連續4次沒有對上幀同步檢測信號jc，q才置‘0’，告知系統失步，系統進入失步搜捕狀態。就在系統失步同時，置零輔助信號qt再次置‘1’，發現同步碼后置‘0’，產生一個置零信號clr，幀時標發生器重新開始一輪新的計數。由于該系統選用了容差技術和前后方保護措施，幀搜捕速度快，失步時間短，該系統工作正常穩定。
3 結論
本設計選用Xilinx公司的ISE 7.1i作為硬件開發平臺，選用Mentor公司的Modelsim 6.1b作為仿真平臺，并采用VHDL編程語言進行編程。程序已通過了綜合實驗，并進行了功能仿真和時序仿真，仿真結果正確。在硬件實現與調試過程中，將程序下載到Xilinx公司的VirtexE系列的xcv50e-6cs144芯片中，經整體調試，結果正確，最終實現了幀同步電路的設計。
3.1 設計特點
本設計與傳統設計相比有如下主要特點：
(1)整體設計由專用全局時鐘上升沿作為驅動，這樣可以在某個程度上避免累積時延以及毛刺的產生，增強了系統的可預測性和可靠性。
(2)幀同步碼檢測模塊以容差技術思想為基礎，縮短了幀同步碼搜捕時間，加強了系統的穩定性。
(3)保護模塊選用同步時序性能、運算性能和可靠性能都很優越的狀態機進行設計，并加快了幀搜捕速度，比傳統設計少用至少1幀的時間。
3.2 性能比較
與傳統D觸發器所完成的幀同步電路設計相比，由于傳統幀同步電路是以時標發生器的幀時標脈沖上升沿作為D觸發器驅動，所以一旦幀同步檢測碼由于某種原因出現了延遲，則系統將不能正確地判斷是否同步。而本設計采取的是同步時序設計方案，并且增加了容差功能，使得系統穩定性大幅度提高。
與傳統同步時序幀同步電路設計相比，本設計在保護模塊增加了一個輔助信號來實現快速幀同步碼搜捕，這樣比傳統方案節約了一個幀周期的時間?？偟膩碚f，此設計十分適合于在短波信道這樣高衰落高干擾情況下使用。
參考文獻
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2 王 志，石江宏，周劍揚等.同步數字復接的設計及其FPGA實現［J］.電子技術應用,2005；31（4）
3 謝維華，庹新宇，楊瑞娟.一種用VHDL語言實現的幀同步算法［J］.空軍雷達學院學報,2003；（6）
4 張景悅，王明磊，王 瑩.基于FPGA的數字復接系統幀同步器設計與實現［J］.國外電子元器件,2005；（5）