0 引言
基站是移動通信系統的重要組成部分，在第三代移動通信系統(3G)中基站一般由射頻前端、數字中頻和基帶處理構成。由于數字中頻處于模擬和數字的轉換部分，因此它的性能往往對基站系統的性能起著決定性作用。目前，數字中頻的上行鏈路部分通常以高速采樣的模擬數字轉換器(ADC)、數字下變頻(DDC)及抽取濾波實現。
ADC完成模擬中頻信號的數字化。在數字中頻接收鏈路中，A／D變換中的做法是同時使用OverSampling和UnderSampling兩種技術。使用OverSampling技術，可以提高ADC的SNR，提高鄰道抑制；使用UnderSampling技術，可以保證在現有A／D器件采樣率的條件下，實現較高頻率的模擬中頻輸入，相當于完成了一次數字域下變頻。以TD-SCDMA協議為例可以計算，12 b ADC能夠滿足性能要求。通帶取決于奈奎斯特準則在帶寬下對采樣率的要求，12載波的信號帶為20 MHz，那么ADC的采樣頻率久要大于40 MSPS。目前，市場上TI，ADI，LINEAR，Maxim的產品能夠滿足要求。另外從性能價格比考慮，基站設備廠家一般選擇12～14 b位寬的ADC，中頻采樣頻率常用的有：76．8 MSPS，81．92 MSPS，122．88 MSPS等。
數字下變頻器完成采樣數據到基帶的轉換，由于DSP處理速度的限制，用純軟件不能實現這部分功能。目前硬件實現的組成結構與模擬下變頻器類似，包括數字混頻器、數字控制振蕩器(NCO)和低通濾波器(LPF)三部分組成。DDC的運算速度受下級DSP處理速度的限制，同時其運算速度決定了其輸入信號數據流可達到的最高速率，相應地也限制了ADC的最高采樣速率。數字下變頻的數據精度和運算精度也影響著基站的上行性能。影響DDC性能因素有：一個是輸入數據位寬、NCO位寬；二是NCO相位的分辨率。目前常用的DDC實現方式有ASIC，FPGA等，常用的實現結構為數字混頻器、CIC+FIR濾波器和抽取濾波器組成。目前，市場上有許多專用DDC芯片，比如TI，Intersil等，而FPGA實現中Altera和Xilinx都有完成該類濾波器和運算的可選擇高速芯片。
最后，為實現基帶I／Q數據流的路由和傳輸，往往會進行數據格式轉換和串化解串化(SerDes)轉換。再考慮到眾多測試功能，這部分一般需專門考慮，這里不多贅述。
1 系統需求分析
數字中頻是TD-SCDMA基站中的重要組成部分。對數字中頻部分性能需求進行量化分析，可以更清楚地認識數字中頻在系統中的位置及其對系統性能的影響，為數字中頻研發和測試的提供參考。
TD-SCDMA協議中規定，接收機天線口輸入有用信號功率在-110～-80 dBm范圍內。同時協議中規定，鄰道功率最強為-55 dBm的單碼道CDMA信號，15 MHz射頻帶內最強帶外阻塞信號功率為最小3．2 MHz，頻偏-40 dBm的單碼道CDMA信號。ADC入口的最大功率為6 dBm時，可以估算頻鏈路額定增益為40 dB，若接收機射頻鏈路的噪聲系數可以做到5 dB，則可以估算ADC輸出信噪比應大于74 dB，ADC的有效位寬應大于等于12 b。
計算過程參考如下方法：
采樣時鐘抖動(Jitter)和ADC固有的抖動也會惡化信噪比，在大信號輸入時尤為明顯。根據SNR=-20 log(2πfσt)，以采樣時鐘為100 MHz計算，當射頻部分無帶外抑制時，鏈路增益為40 dB，此時Jitter等效ADC輸入口噪音功率為-65 dBm，允許的時鐘抖動為5 ps。當射頻部分對帶外阻塞信號有15 dB抑制時，鏈路增益為55 dB，此時Jitter等效ADC輸入口噪音功率為-50 dBm，允許的時鐘抖動為20 ps。
A／D采樣信號經過抽取后會混到有用信號帶內，因此在射頻鏈路對阻塞信號沒有任何抑制的情況下，需由數字濾波器將其濾除。最惡劣情況下阻塞信號會比有用信號強70 dB，因此數字濾波器的遠端帶外抑制應達到70 dB。濾波器一般選用CIC，ISINC，RRC級聯實現，NCO的雜散應小于-80 dB。TD-SCDMA協議中規定，要采用滾降因子為O．22的根升余弦濾波器(RRC)來實現反脈沖成形濾波。圖1為一般DDC的實現框圖。
2 AD6655的結構和工作原理
AD6655是Analog Device公司的一款功能強大的中頻接收器件。它內置雙通道14 b、最高125 MSPS采樣率的ADC，寬帶DDC，以及功率檢測功能。
AD6655具備以下特點：
(1)1．8 V模擬供電，1．8～3．3 V輸出供電，有低功耗模式；
(2)雙通道ADC：內部參考電壓，1～2 V輸入電平范圍，采樣頻率最高到125 MSPS，SN
R為71．7 dBc to70 MHz@125 MSPS，SFlDR為85 dBc to 70 MHz@125 MSPS，85 dB的隔離度；
(3)內置ADc時鐘占空穩定器，1～8倍的時鐘分頻；
(4)雙通道DDC，包含32位NC0，半帶插值濾波，FIR濾波器；
(5)復合信號檢測功能。
它的結構框圖如圖2所示。
此款芯片可以應用在：GSM，EDGE，TD-SCDMA，WCDMA，CDMA2000，IMT-2000，WiMax，LTE等領域。
AD6655雖然是一顆14 b高速ADC，但由于內嵌了抽取濾波器，所以在產業化階段并不需要嚴格的進口許可認證，對降低系統成本起到很大作用。
3 AD6655在TD-SCDMA基站系統中的電路設計
由于AD6655為雙路ADC+DDC，所以在多天線基站系統中使用比較方便，例如8天線智能天線系統只需要4片AD6655。為滿足采樣時鐘的Jitter要求，采用AD9510鎖定系統時鐘并驅動AD6655的采樣時鐘(LVPECL邏輯)，匹配方式為交流耦合。AD6655采用內部參考電壓，模擬中頻信號由SMA連接器輸入后，采用1：4的balun由不平衡輸入轉換到平衡輸入，可以得出中頻信號的溢出告警電平為10 dBm左右，系統對模擬中頻輸入信號的功率要求為小于6 dBm。圖3為基站的上行結構框圖。
153．6 MHz寬度的模擬中頻信號經過A／D采樣后，中心頻率在30．72 MHz。數據在芯片中會進行進一步的數字下變頻轉換。進入DDC的輸入數據為調制到24×、速率為96×的數據。DDC部分由四大部分組成：NCO，CIC，ISINC濾波器和RRC濾波器。NCO部分完成解調的功能，將數據分成I和Q兩路，然后I，Q數據經過完全相同的兩個通道進行抽取，分別進行CIC濾波、ISINC濾波器和RRC濾波器，最后將數據抽取到1×，送給基帶。
AD6655的供電需要模擬1．8 V、數字1．8 V和I／O電壓。模擬部分的供電由LDO提供，核電壓1．8 V可以通過磁珠取自LDO，I／O電壓使用3．3 V以達到和FPGA相同I／O接口電平。由于單板A／D、D／A通道較多，模擬數字采用了共地處理，而模擬數字電壓進行了電源層分割。
AD6655的控制接口采用3線SPI和控制部分通訊，內部寄存器通過它進行配置和控制。AD6655有幾十個寄存器，主要為A／D模式、DDC配置、及同步控制等，芯片上電后由板卡控制單元進行配置。
4 信號鏈的系統仿真
ADC采樣后，153．6 MHz中頻頻點的三載波信號數字化為中心頻點在30．72 MHz的信號。由于是實信號，因此在負頻率處有其鏡像信號。
低中頻信號進入數字混頻器，轉換為多載波0中頻信號，同時將實數數據轉換為In-phase和Quadrature正交的兩部分分量。
AD6655的第一級濾波器為19階的半帶濾波器，它實現2倍抽取濾波，并且不能被旁路，因此它的帶寬也決定了接收鏈路的最大帶寬。器件手冊指出最大可用帶寬為采樣率的11％，在122．88 MSPS采樣率下支持的帶寬為27 MHz。AD6655還有一個66階的FIR濾波器，為抵消CIC濾波器對有用信號高頻抑制的影響，FIR中加入了Inverse Sinc函數對高頻信號進行補償。
2級濾波器的級聯頻響如圖5所示。
經過2級濾波器，AD6655輸出信號的頻譜特性如圖6所示。
FPGA接收到AD6655的信號，由于已經對信號進行了2倍、或4倍的抽取，所以FPGA的工作頻率就可以降低到ADC采樣頻率的了1／2或者1／4了。這對FPGA的型號選擇和降低成本都是有利的。
FPGA需要繼續對信號進行濾波和抽取，以達到系統ACS和Blocking要求的帶外抑制度。由于AD6655可以對數字遠端進行-80 dBc的抑制，那么FPGA只需要對帶寬近端進行相應的濾波，通常90階濾波器可以實現-50 dBc的帶外抑制，當然采用分級濾波的方式效果可能更明顯，并且一些濾波要在載波分路后進行。
FPGA需要繼續對信號進行濾波和抽取，以達到系統要求的ACS和Blocking帶外抑制度。由于AD6655可以對數字遠端進行-80 dBc的抑制，那么FPGA只需要對帶寬近端進行相應的濾波，通常90階濾波器可以實現-50 dBc的帶外抑制，當然采用分級濾波的方式效果可能更明顯，并且一些濾波要在載波分路后進行。
5 仿真結果和評價
由以上仿真來看，AD6655可以滿足基站上行鏈路中的應用，信號處理后輸出給FPGA，節省了很多FPGA的邏輯單元。在AD6655Demo板和TD-SCDMA數字中頻板卡DIFB 3．O進行了實測，測試結果完全符合設計要求。總之，AD6655是一款比較合適的數字中頻接收鏈路的器件，可以應用在3G基站系統中，具有較高的性價比。