Adsp-TS101性能比ADSP21160有顯著提高，且與之兼容，使得以ADSP21160開發的產品升級快速、簡捷。Adsp-TS101是64位處理器，工作在250 MHz時鐘下，可進行32位定點和32位或40位浮點運算，提供最高1500 MFLOPS(Millions of floating-pointoperations per second，每秒執行百萬次浮點操作)的運算能力;內部具有6 M位雙口 SRAM，同時集成了I/O處理器，加上內部總線，消除了I/O瓶頸。此外，Adsp-TS101適宜多處理器結構，內部集成總線仲裁，通過鏈路(1ink)12I和外部(external)口可支持并行處理器，而不需任何附加邏輯電路，每一個處理器可直接讀寫任何一個并行處理器的內存。本文簡要介紹其性能、應用特點及芯片內部的系統結構和功能框圖，給出Adsp-TS101的一種典型應用，并說明DSP的電源供電和功耗的計算方法。
1 Adsp-TS101的主要性能
Adsp-TS101的主要性能如下：
采用TigerSHARC結構，具有3條獨立總線用于取指令、取數據、不間斷I/O;
指令周期4 ns，工作時鐘250 MHz;
單指令流多數據流(SIMD)提供兩個運算單元，每個有一個算術邏輯單元、乘法器、移位器、寄存器組，可同時在兩個運算單元上進行同一指令下對不同數據的32位操作;
提供最大1 500 MFLOPS運算能力;
片內6 M位雙口SRAM，允許CPU、Host和DMA的獨立存取;
有14個DMA通道，可進行內存和外存、外設、主處理器、串(serial)口、鏈路(1ink)口之間的數據傳輸;
有2個數據地址發生器(IALU)，允許取模和按位取反操作;
片內集成I/0處理器、6 M位雙口 SRAM，具有串行、連接、外部總線和JTAG測試口，支持多處理器結構;
并行總線和多運算單元，使單周期可執行1次算術邏輯運算、1次乘法、1次雙口SRAM的讀或寫，以及1次取指操作，CPU與內存之間可進行每周期4個32位浮點字的傳輸;
簇式多處理器最高可支持8個TigerSHARC Adsp-TS101。
Adsp-TS101性能測試如表1、2所列。
2 Adsp-TS101的系統結構框圖和功能簡介
圖1為ADSP一TSl01的系統結構框圖。由圖可見，Adsp-TS101包括PEX、PEY兩個運算單元，每一個浮點運算有一個算術邏輯單元、乘法器、移位器、32字寄存器組。另外，算術邏輯單元、乘法器、移位器為并行排列，可進行單周期多功能操作，如在同一機器周期中算術邏輯單元和乘法器可同時進行操作。
當數據在存儲器和寄存器之間傳遞時，IALU提供存儲器的地址。每個IALU有一個算術邏輯單元、32字寄存器組。
程序控制器包括指令隊列緩沖器(IAB)和分支目標緩沖器(BTB)。Adsp-TS101既有4個外部中斷IRQ3～O，也有內部中斷。
3條128位總線提供高的寬帶連接。每個總線允許每個周期4條指令或4隊列數據進行傳輸。外部口和其他鏈路口的片上單元也用這些總線訪問存儲器。在每個周期僅能訪問一個存儲器塊，故DMA或外部口傳輸與處理器核在訪問同一塊時必須進行競爭。
片內6 M位SRAM，分為3個(M0、M1、M2)128位寬的2 M位的塊，可組合構成數據、程序存儲器，每個SRAM與兩個總線相連，允許單周期內完成和CPU之間4個數的傳輸。
外部口支持與片外存儲器、主機(host)及8片Adsp-TS101的多處理器接口。外部口支持同步、異步及突發式存取。
Adsp-TS101提供了4個鏈路口，每個鏈路口是8位雙向口，與SHARC DSP口不兼容。
DMA控制器支持獨立于處理器的后臺零等待數據傳輸。14個DMA通道分別與外部口(4)、鏈路(1ink)口(8)，autoDMA寄存器(2)相連，外部總線可采用8/16/32/64位字長進行DMA操作。此外還有JTAG測試口及片內仿真。
串口支持250 Mb/s的收發獨立的同步傳輸。
具有IEEE JTAG標準1149.1測試口和片內仿真。
27 mm×27 mm或19 mm×19 mm PBGA封裝。
內部ADD1.2 V，外部ADD3.3 V。
3 Adsp-TS101的典型應用
根據ADSP-TS101的系統結構特點，給出Adsp-TS101在雷達信號處理方面的典型應用，如圖2所示。信號處理機主要由以下幾部分組成。
① 運放及A/D。DPMCW接收機視頻輸出信號幅度為O～+4 V，經運放接收后，輸出到A/D的模擬輸入端。運放及A/D分為I、Q兩路輸入，以32位定點數同時采集到DSP1，在DSP1內分為I、Q兩部分進行處理。
② CPLD。CPLD內部主要完成對數據的鎖存，產生A/D采樣時鐘、各個DSP的中斷請求信號和數據發送的同步信號。
③ DSP1。DSP1主要完成：A/D數據輸入變換，并輸出到DSP2;系統自舉。系統采用EPROM自舉方式，4個DSP的加載任務由DSP1完成。初始化時，DSP1通過鏈路口1發出一個控制字，將工作參數傳給DSP2、DSP3、DSP4。鏈路口3和鏈路口4用于系統自舉。
④ DSP2。DSP2完成2048點FFT運算。輸入數據用鏈路口0和鏈路口2，輸出數據用鏈路口1和鏈路口3。鏈路口4用于系統自舉。
⑤ DSP3。DSP3完成門限判斷與固定目標對消和動目標運動速度的校正。
⑥ DSP4和DPRAM。DSP4完成數據積累，然后對數據進行整理并輸出。
這個例子充分體現了ADSP-TSl01適宜多處理器結構，通過鏈路(1ink)口支持串行處理器，而不需要任何附加邏輯電路的優勢。
4 電源供電及功耗估計
(1) 電源供電
Adsp-TS101有三個電源，其中數字3.3 V為l/0供電;數字1.2 V為DSP內核供電;模擬1.2 V為內部鎖相環和倍頻電路供電。Adsp-TS101要求數字3.3 V和數字1.2 V同時上電。如果無法嚴格同步，則應保證核電源1.2 V先上電，l/0電源3.3 v后上電。本系統在數字3.3 V輸入端并聯了一個大電容，而在數字1.2 v輸入端并聯了一個小電容。其目的就是為了保證3.3 v充電時間大于1.2 v充電時間，以便很好地解決電源供電先后的問題。
(2)外部口功耗估計
外部口的功耗主要是輸出引腳(例如數據線的某個位由高到低，或由低到高)轉換的功率消耗，而且該功耗與系統無關。由于這種轉換的外部平均電流為0.137 A，因此，功耗為PDD=VD×lDD=3.3 V×0.137 A="0".45 W
(3)內核功耗估計
內核最大電流為1.277 A。該電流是DSP進行單指令流多數據流(SIMD)方式下，4個16位定點字乘加與2個四字讀取并行操作以及進行由外部口到內部存儲器DMA操作所需的電流。實際上，DSP內核電流大小還和內核工作頻率有關，圖3所示是其內核電流與頻率的關系曲線。因此，供給DSP內核電流可根據不同的并行處理任務和內核工作頻率來確定。若并行處理較少，工作頻率低，所需電流就小。這樣，最大內核功耗為PDD=VDD×IDD=1.2 V×1.277 A="1".534 W。
結 語
本文介紹了Adsp-TS101芯片及其在雷達信號處理方面的應用。該應用系統充分利用了Adsp-TS101高速的運算能力、數據吞吐量大以及易于多片連接，可對數據進行串行處理的特點。文中還討論了DSP應用過程中的電源設計和功耗問題，因而具有一定的工程指導意義。目前該系統已成功用于某雷達系統。