工業的發展對時間測量精度的要求越來越高，傳統的精密時間測量技術大致有以下幾種方法：直接計數法、擴展法、時間幅度轉換法、游標法。微電子技術的發展，為高集成度、低功耗、高分辨率的TDC提供了可能。
    電子學方法實現高精度時間測量的技術和原理有多種，從測量范圍和測量精度上看，可以分為兩大類，一類是高精度的時間測量，其測量分辨率最高可以達到幾個皮秒量級，但該類時間測量電路其動態范圍一般比較低；另一類為大動態范圍高精度時間測量電路。不同的應用場合對時間測量范圍和測量精度提出了不同的要求。本文介紹了一種比較折中的方法，即在低動態范圍與大動態范圍均可得到較佳結果的非門延遲法，此方法為時間數字化(TDC)的一種。
1 非門延遲的工作原理
1.1 延遲線工作原理
    抽頭延遲線法與差分延遲線法是隨著近年來大規模集成電路的應用而發展起來的。抽頭延遲線法，也叫時延法。從概念上說，它比較簡單。在早期，用同軸線來實現延遲線，但是為了實現高精度測量，需要數目眾多的抽頭，因而電路龐大，使得這個技術在當時無法推廣。隨著半導體技術的發展，特別是大規模集成電路的發展，這種方法被移植到集成電路上，得到迅速推廣。抽頭延遲線是由一組延遲單元組成的，理論上這組延遲單元傳播時延相等，都為?子。而時間間隔的測量就是通過關門信號Stop對開門信號Start在延遲線中的傳播進行采樣實現的。抽頭延遲線法的結構多種多樣，下面以其中一種為例介紹[1]，[2]。
    圖1是由專用的延遲單元和采樣單元實現抽頭延線法的電路原理圖。一個延遲時間為τ的單元，總是配合一個觸發器FF(Flip-Flop)。這里FF是上升沿觸發而非電平觸發，時間間隔T開始時Start的上升沿在延遲線中傳播，結束時用Stop的上升沿對觸發器進行采樣。觸發器電平為高時最高位的位置就決定了測量結果，通過譯碼實現從時間到數字的轉換。但要實現精確測量，輸入觸發器時鐘端的Stop信號的時滯必須很小[4]。

    該方法原理簡單，但所設計傳輸門的長度隨測量時間長度的增加而增加，長延遲線的制作和性能不能得到很好的保證，因此這種技術常常只是作為內插的基礎。在此技術基礎上設計改進的方法有鎖相環(PLL)法[5]、延遲鎖定環(DLL)法、延遲鎖定環陣列、進位鏈延遲法等，在各種設計中都得到一定的應用。但此類方法設計較復雜，需要仔細的布局布線以保證所有單元的延遲相同以及每個單元的輸出互連電容匹配，且應充分考慮環路的穩定性。
1.2 延遲方法
    在各種門電路結構中，非門是工藝結構最簡單的一種門電路[3]，在不考慮工藝差別的情況下，電流通過一個門電路所用的時間應為最短，本文選擇非門電路作為傳輸線的延遲。結構如圖2所示。為了減少延遲線長度，降低設計復雜度，利用數字電路中奇數個非門通過自身延遲則可組成一個閉環振蕩器的結論，在該振蕩器的基礎之上設計出一個時間測量電路。

    啟動信號Start高電平觸發，啟動非門振蕩器振蕩輸出高頻頻率信號，該信號經過多次分頻后進入頻率計數器。當停止信號Stop進入時，觸發停止振蕩器并鎖存振蕩器、分頻器、計數器結果信號。該振蕩器、分頻器、計數器結果信號進行合成計算后即可得到時間值。
    由于CMOS門延時振蕩器與工藝參數、供電電壓和溫度高度相關，因此這樣的振蕩器需要經常校準以減小誤差。該電路中設計了校準電路，校準電路以精確的32.768 kHz時鐘作為參照，每次測量前先測量精確的32.768 kHz時鐘。
    將32.768 kHz的時鐘引入到Start/Stop引腳，啟動測量基準時鐘電路，測量兩個上升沿之間的時差，結果存儲在結果寄存器中，則單個門延遲的平均時間τ為：
 
    M1：頻率計數器值
    M2：分頻值
    M3：振蕩環所計值
    X1：分頻次數
    X2：振蕩環非門數
    通過內部運算即可得到單個門延遲的平均時間。在每次測量前先測量基準時鐘，再測量需測時間則可得到較佳的精度，該電路在不同的CPLD芯片中得到的延遲時間不同，在ALTEAR公司的MAXII系列中的EMP570T-
100C5大約為250 ps。
2 仿真實驗結果
    將精確的32.768 kHz基準時鐘通過該電路，仿真結果如圖3所示?；鶞蕰r鐘上升沿觸發啟動振蕩器，振蕩輸出頻率約為750 MHz的時鐘信號，經過多次分頻后進入頻率計數器。頻率計數器計數結果為(0x057B)，級聯分頻器分頻值為(0b1001)，振蕩環所計值為(0b101)。理論計算得出每個門延遲為226.480 6 ps。

    用頻率為4 MHz的待測時鐘信號通過該電路，仿真結果如圖4所示。頻率計數器計數結果為(0x000B)，級聯分頻器分頻值為(0b0111)，振蕩環所計值為(0b101)。兩個高電平之間的時間差為T=(M1×X1×2×X2+M2×2×X2+M3)×τ(ps)；仿真計算得出兩個高電平之間的時間差為249 808.101 8 ps。與理論值的差為－191.898 2 ps。

    仿真實驗顯示，該設計的分辨率優于250 ps，考慮到干擾、溫度影響和器件差別，其測量分辨率應優于300 ps。在大測量范圍應用中只要增加頻率計數器的計數長度則可，且不影響頻率分辨率。
3 誤差分析
    通過振蕩環仿真結果局部放大圖5可以看出，振蕩環內部非門的延遲并非為等延遲電路。因為CPLD內部的邏輯互聯并非等延遲線，所以非門串聯時的時間長度無法一致，由仿真波形觀察結果已說明內部編譯為非等延遲線，但Quartus II平臺在CPLD綜合仿真過程中已經充分考慮了門及互連進位鏈間的延遲，該燒寫文件下載入CPLD運行結果與仿真結果幾乎一樣，故為了提高測量精度，可將仿真結果中每個門的延時比例帶入運算過程中進行運算。

    改進后用4 MHz的待測時鐘信號通過該電路，仿真計算得出信號兩個高電平之間的時間差為249 853.397 9 ps。與理論值的差為－146.602 1 ps?？梢娡ㄟ^該方法可在一定程度上提高測量精度。
4 實驗測試結果、誤差分析與改進方法
    將32.768 kHz的基準時鐘接入該電路，同時將待測信號接入該電路（以4 MHz的頻率信號為例），晶體振蕩器的頻率穩定誤差約為±20 ppm，改變測量基準脈沖的個數和外部環境溫度，通過實驗測試結果得出，將32.768 kHz的基準時鐘接入該電路，與仿真的數據比較發現，實驗數據在仿真數據之間略有波動；待測脈沖、基準脈沖的個數越多得出單個門延遲越精確；隨著溫度升高，單個門延遲時間變短；溫度變化時，基準時鐘與待測信號變化趨勢一致，且存在一定的關系。
    圖6為不同溫度下的單非門延時。由圖6可以看出，溫度越高非門延遲時間越短，理論上溫度越高，電子的活躍程度越大，非門延時間變短，實驗結果與理論一致。不同溫度時非門延遲時間不同，故為了得到穩定精確的測量結果，不能使用相同的非門延遲，因此每次測量待測信號時先測量32.768 kHz的基準時鐘，通過基準時鐘計算出單個非門的延時時間，再測量待測信號，這樣則可消除溫度對測量精度的影響，得到精確的測量結果。圖7為不同溫度下先測基準時鐘、再測待測信號所測得的待測信號時間，通過此方法可以消除溫度對測量精度的影響。

    圖8為不同測量脈沖數下的單非門延時，由圖8可以看出，連續測量基準脈沖數越多，得到的單次非門延遲越接近于理論值。這是由于在對基準時間進行量化的過程中存在舍掉余數誤差，通過測量多個時鐘脈沖的方法減小了舍入誤差，實驗結果與理論分析一致。

    同理，在相同條件下測量的待測時鐘脈沖數越多，得到的數據經計算得出的待測時鐘脈沖時差與理論值越接近。因此，在測量過程中可以通過多次連續測量求平均的方法減小誤差。例如，將該設計應用在超聲波流量計中，可以連續測量8次回波的方法減小測量誤差，實際應用中該方法效果良好。
    該設計在測量過程中以精確的32.768 kHz作為基準時鐘，該基準時鐘一般采用晶體振蕩器，晶體振蕩器的穩定誤差通常約為±20 ppm。因此，可通過選用頻率穩定度更高的晶體振蕩器(如±5 ppm)以提高測量精度。但該振蕩器的價格比±20 ppm的高許多，在設計過程中要綜合考慮性價比的問題。
    本文介紹的微時間測量方法，不僅大大節省了芯片面積，降低了設計難度，而且達到較高的頻率分辨率。這種方法的提出，在低成本且對短時間間隔的測量有較高精度要求的場合，有重要的實際意義。通過改進設計，優化內部邏輯結構，選擇更快速度的CPLD，該設計可達到更高的頻率分辨率。如需達到100 ps以內的分辨率，可通過此方法設計定制專用的ASIC電路。該設計在一般的應用場合如超聲波流量計、紅外測距中已經得到實際運用，使用效果良好，測量穩定、精確。
參考文獻
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[4] 于建國，陳明，周渭，等.精密時間間隔測量方法的改進. 宇航計測技術[J]，2003，23(3)：15-20.
[5] 楊成偉，霍玉晶，何淑芳，等.基于CPLD的脈沖激光測距飛行時間測量.激光與紅外[J].2004，34(2)：106-108.