頭條 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發展充滿信心。 最新資訊 教程：SDRAM存儲控制器的設計與實現 本例將介紹SDRAM的使用。SDRAM是一個存儲器件，存儲容量大，存儲速度比較快，速度可達100M，特別適合用來當做視頻或者音頻中的存儲器件。 發表于：10/24/2022 教程：如何利用FPGA硬件并行的優勢設計高速高精度聲源定位系統 頻繁雜亂的鳴笛聲，不但給周邊居民的生活質量造成很大影響，而且增加了駕駛員的疲勞，影響行駛安全，并使乘客和行人在出行時倍感煩躁不安。在大多 數城市的道路上，時常出現禁止鳴笛的標志，然而并不是所有人都能自覺地遵守 規則，對鳴笛之人進行適當的處罰是確保這項規定能夠順利實施的必要舉措。 我們決定利用麥克風陣列獲取聲音信號，使用 FPGA 技術計算聲音的位置， 使用 OPENMV 實現圖像的抓拍，最終實現對鳴笛車輛的準確定位。 發表于：10/24/2022 入門：FPGA基礎知識 FPGA全稱是Field-Programmable Gate Array，即現場可編程門陣列。 發表于：10/24/2022 入門：FPGA、CPLD工作原理與簡介 可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀70年代，是在專用集成電路（ASIC）的基礎上發展起來的一種新型邏輯器件，是當今數字系統設計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計算機上修改和更新程序，使硬件設計工作成為軟件開發工作，縮短了系統設計的周期，提高了實現的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產業規模。 發表于：10/24/2022 教程：基于FPGA實現多路UART/SPI通信系統 本次的設計為多路UART/SPI通信系統，可以實現一對多的通信。系統可以運行在UART模式，也可以運行在SPI模式。我選擇這一課題的原因主要是目前我所在的實驗室需要寫基于UART的快速通信。這一課題既可以幫助我鞏固之前學習的知識，又可以為我后面的項目做準備。在完成課題的過程中，主要用到了FPGA狀態機、總線等方面的知識。這一課題可以應用在需要高速異步串行或同步串行通信的應用場合，如實時控制、監測等。 發表于：10/24/2022 教學：FPGA存儲單元的四種調用方法 什么是XPM？可能很多人沒聽過也沒用過，它的全稱是Xilinx Parameterized Macros，也就是Xilinx的參數化的宏，跟原語的例化和使用方式一樣?？梢栽赩ivado中的Tools->Language Templates中查看都有哪些XPM可以例化。 發表于：10/21/2022 教學：基于Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設計 TL6678ZH-EVM開發板基于TI KeyStone架構C6000系列TMS320C6678八核C66x定點/浮點DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設計。 發表于：10/21/2022 入門：FPGA內部詳細架構解析 FPGA 芯片整體架構大體按照時鐘域劃分的，即根據不同的工藝、器件速度和對應的時鐘進行劃分。 發表于：10/21/2022 Linux教學——15張圖詳解四線制SPI通訊 15張圖詳解四線制SPI通訊 發表于：10/21/2022 不會用示波器的Verilog碼農不是一個好碼農（LVDS與SpaceWire接口） 在FPGA調試過程中，除了邏輯代碼本身的質量之外，FPGA板子上PCB走線、接插件質量等因素的影響也非常重要。在剛上板調試不順利的時候，不妨拿示波器看一下信號的質量，比如時鐘信號的質量、差分信號的質量、高速串行信號的質量等等，這是上板調試之前首先要做的一步。沒有高質量的FPGA外圍管腳信號的輸入，再好的代碼風格和規范都無濟于事。所以，調試FPGA之前一定要上示波器看一下關鍵信號的質量。 發表于：10/21/2022 ?…11121314151617181920…?
