IMEC是推動半導體技術前進的主要組織之一，日前，他們舉辦了一場線上論壇，談及了對芯片現狀和未來的看法。在演講中，ASML總裁則對光刻的發展進行了演講。從他的PPT中可以看到，浸入式光刻在過去九年中增長了兩倍。
而ASML計劃提高所有曝光工具每小時的晶圓數量。
與此同時， 他指出，EUV繼續為ASML的客戶提高產量，迄今為止，他們的客戶已經使用EUV光刻機曝光了超過1100萬個EUV晶圓，并交付了57個3400x EUV系統（3400平臺是EUV生產平臺）。
ASML計劃繼續提高EUV吞吐量，同時減少每個晶圓的總能量。尤其是2倍的能源節省，這吸引了大家的高度關注。他們還期望通過NXE3800系統達到每小時30mj / cm2的劑量通量，已達到最高每小時225個晶圓的生產能力！
在演講中，IMEC高管也分享了他們對行業的看法。
據IMEC公司CEO Luc Van Den Hove表示，過去幾年來，即使尺寸縮放速度變慢，但Design Technology Co Optimization（DTCO）也可以實現連續縮放。借助DTCO，工藝優化已實現了標準邏輯單元軌道高度的減小。標準單元的高度是M2P（ metal 2 pitch）乘以軌道（track）數，而6 track cell 的高度代表了當前的最新技術水平。
在他的演講中，Luc概述了一個路線圖，其中包括6條軌道的FinFET，讓路給具有埋入式電源軌（buried power rails）的5軌道納米片，然后增加了用于實現4.5條軌道納米片的叉板（forksheets ），4條軌道CFET以及最終具有2D通道的CFET。
他還強調了對功率，性能，面積和成本（PPAC）的需求。多年來，基于功率，性能和面積（PPA）來表征前沿邏輯過程。例如，在最近的電話會議上，臺積電（TSMC）討論了他們的3nm工藝，即在相同功率下提供大約70％的邏輯密度，在相同性能下提高10-15％的速度，在相同性能下降低25-30％的功率。人們越來越認識到，成本是新流程定義的必要要素。
Imec CMOS技術高級副總裁Sri Samavedan介紹了Imec先進的半導體技術發展的最新情況。他表示，隨著邏輯縮放繼續達到3納米及以下，EUV將不得不過渡到多圖案化，直到可獲得高NA EUV。
他還提出了與Luc Van Den Hove的演講中類似的邏輯縮放路線圖，但有更多細節，例如，要進入5軌道單元，需要將電源導軌作為埋藏式電源導軌（BPR）移入基板。
在3D NAND中，關鍵挑戰之一是如何繼續有效地添加更多層。隨著堆棧變得越來越高，圖案化變得越來越難。Imec一直在尋找釕（Ru）替代水平字線板的鎢（W）。Imec相信，Ru可以幫助將線材的厚度從目前的大約30nm減小到大約15nm。就個人而言，我認為Ru太昂貴了，無法在3D NAND中實現，但是替代材料的概念很重要。
他還談到了邏輯的2D材料，并提供了有關MoS2的一些數據，這些數據可以實現更細的通道和更短的通道長度。
最后，我發現用于DRAM的低溫沉積銦鎵鋅氧化物（IGZO）的選擇很有趣。在邏輯，NAND和DRAM這三個主要的半導體產品領域中，DRAM面臨著最未知/最困難的擴展挑戰。低溫沉積的低漏電晶體管可以使訪問晶體管和電容器堆疊在外圍邏輯上，從而增加DRAM密度。
