頭條 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發展充滿信心。 最新資訊 教學：有關AXI IIC和PS IIC的自調試技巧 在本篇博文中，我們將探討有關 AXI IIC 和 PS IIC 的自調試技巧。 發表于：8/26/2022 入門：SoC FPGA帶來全新而開放的ISA選擇 電子發燒友網報道（文/周凱揚）進入AI和云時代以來，顯而易見的趨勢之一就是FPGA出現的頻率開始降低了，且不說曾經的兩大FPGA巨頭均已被x86廠商收購，就連FPGA引以為豪的多樣化和靈活性，也被專注于特定應用但全定制化、成本低的ASIC壓得有些抬不起頭來。FPGA廠商們也沒法維系那么多的應用，去和不斷涌現的ASIC初創公司在各個領域去一一硬碰硬。 發表于：8/25/2022 入門：可編程邏輯電路設計 可編程邏輯（Programmable Logic）是指可編程邏輯器件實現的一種提供多種功能的電路邏輯。相對于固定邏輯，可編輯邏輯有很多優點。 發表于：8/25/2022 掃盲：現場可編程門陣列FPGA設計驗證的主流技術是什么 現場可編程門陣列（Field Programmable Gate Array，FPGA）是在PAL、GAL、CPLD的基礎上產生的。它屬于一種半定制電路，與全定制電路相比，開發成本較低，功能可擴展，同時又提供了較多的邏輯單元。 發表于：8/25/2022 教學：電可編程邏輯器件EPLD是如何設計的 電可編程邏輯器件（Electrically Programmable Logic Device,EPLD）是指采用電信號的可擦可編程邏輯器件。 發表于：8/25/2022 教學：邏輯綜合工具的工作流程 邏輯綜合工具（Logic Synthesizer）是將數字電路的寄存器傳輸級（RTL）描述經過布爾函數簡化和邏輯優化等步驟自動轉換到邏輯門級網表的工具。 發表于：8/24/2022 Linux教學——Linux設備樹基礎知識 傳輸介質的選擇，無論是PCB材料還是電纜類型，都會對系統性能產生很大的影響。盡管任何傳輸介質在GHz頻率都是有損的，但本章提供了一些管理信號衰減的指南，以便為給定的應用獲得最佳性能。 發表于：8/24/2022 FPGA教學——FPGA中的競爭冒險消除 在FPGA的設計中，毛刺現象是長期困擾電子設計工程師的設計問題之，是影響工程師設計效率和數字系統設計有效性和可靠性的主要因素。由于信號在FPGA的內部走線和通過邏輯單元時造成的延遲，在多路信號變化的瞬間，組合邏輯的輸出常常產生一些小的尖峰，即毛刺信號，也容易引起競爭冒險現象，從而使電路工作的穩定性大受影響。 發表于：8/24/2022 FPGA教學——為什么FPGA主頻比CPU慢，但卻可以用來幫CPU加速？ 我們知道，FPGA的頻率一般只有幾百MHz，而CPU的頻率卻高達數GHz。那么，有不少網友心中就有一個疑問：“為什么FPGA主頻比CPU慢，但卻可以用來幫CPU做加速?”。 發表于：8/23/2022 FPGA教學——STA靜態時序分析 靜態時序分析（簡稱STA）是用來驗證數字設計時序的技術之一，另外一種驗證時序的方法是時序仿真，時序仿真可以同時驗證功能和時序?！皶r序分析”這個術語就是用來指代“靜態時序分析“或”時序仿真“這兩種方法之一，簡單來說，時序分析的目的就是為了解決設計中的各種時序問題。 發表于：8/23/2022 ?…16171819202122232425…?
