| 一種26~28 Gb/s高能效低抖動Bang-bang CDR設計 | |
| 所屬分類：技術論文 | |
| 上傳者：muyx | |
| 文檔大?。?span>5867 K | |
| 標簽： Bangbang時鐘數據恢復電路 協同調諧 高能效 | |
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| 文檔介紹：設計實現了一款26~28 Gb/s的高能效低抖動Bang-bang CDR電路，采用改進的全速率非線性鑒相器結構，提高了鑒相器電路的輸入靈敏度，改善高數據速率下磁滯效應的影響，從而提升環路整體的抖動性能；通過壓控振蕩器和壓控振蕩器緩沖電路協同調諧的方式減小為驅動大的鑒相器負載的時鐘緩沖電路的功耗。采用TSMC 40 nm CMOS工藝，輸入231-1 300 mVPP的偽隨機二進制序列(PRBS)數據，在28 Gb/s下該時鐘數據恢復電路恢復出的時鐘抖動為1.66 ps (pp)，數據抖動為1.81 ps (pp)；在注入4 MHz正弦抖動的情況下，抖動容限小于0.75 UIpp。在1 V電源電壓下，功耗小于38.5 mW。 | |
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